Carolina Gomes Neves

Possui graduação em Ciência da Computação pela Universidade Federal de Pelotas (2006) e completou 1 ano do curso de mestrado em Ciência da Computação pela Universidade Federal do Rio Grande do Sul, tendo como área de pesquisa a microeletrônica. Atuou como bolsista em projetos de microeletrônica por 3 anos junto o Grupo de Arquiteturas e Circuitos Integrados (GACI - UFPel) e por 1 ano junto ao Grupo de Microeletrônica (GME - UFRGS). Profissionalmente, foi membro da equipe de verificação do Design Center do Centro de Pesquisas Avançadas Werner von Braun e foi bolsista CNPq no Centro de Tecnologia da Informação Renato Archer - CTI , participando do projeto DH CTI em cooperação com a Freescale. Posteriormente, foi bolsista CNPq na Freescale, mantendo suas atividades na área de Verificação Funcional. Atualmente é Pesquisadora de Telecomunicações no CPqD, trabalhando com desenvolvimento de soluções para comunicações ópticas em ASIC e FPGAs, nas áres de design e verificação.

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Acadêmico

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Formação acadêmica

Mestrado em andamento em Ciência da Computação

2006 - Atual

Universidade Federal do Rio Grande do Sul
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação. Grande Área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Microeletrônica.

Graduação em Ciência da Computação

2002 - 2006

Universidade Federal de Pelotas
Orientador: José Luís Almada Güntzel

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Formação complementar

2011 - 2011

Essentials of FPGA Design. (Carga horária: 8h). , Anacom Academy.

2011 - 2011

Designing for Performance. (Carga horária: 16h). , Anacom Academy.

2011 - 2011

Essentials Design with the PlanAhead Tool. (Carga horária: 7h). , Anacom Academy.

2008 - 2008

Encounter Test JumpStart to ATPG. (Carga horária: 8h). , Cadence Design Systems, Inc..

2008 - 2008

Encounter Test ATPG and Diagnostics. (Carga horária: 16h). , Cadence Design Systems, Inc..

2007 - 2007

Curso Avançado de Microeletrônica. (Carga horária: 35h). , Universidade Federal do Rio Grande do Sul, UFRGS, Brasil.

2007 - 2007

Verilog Language & Application. (Carga horária: 35h). , Cadence Design Systems, Inc..

2007 - 2007

Specman Elite Basics for Verif Env Developers. (Carga horária: 14h). , Cadence Design Systems, Inc..

2007 - 2007

Specman Elite Basics for Verif Env Users. (Carga horária: 21h). , Cadence Design Systems, Inc..

2007 - 2007

Advanced Verification with Specman Elite. (Carga horária: 21h). , Cadence Design Systems, Inc..

2007 - 2007

Incisive Simulation 5.8.3. (Carga horária: 21h). , Cadence Design Systems, Inc..

2007 - 2007

SystemVerilog Module-Based Verification: PTCM5.8.3. (Carga horária: 14h). , Cadence Design Systems, Inc..

2007 - 2007

Assura Verification. (Carga horária: 21h). , Cadence Design Systems, Inc..

2007 - 2007

Assura Parasitic Extraction (RCX). (Carga horária: 14h). , Cadence Design Systems, Inc..

2006 - 2006

Curso Avançado de Microeletrônica. (Carga horária: 20h). , Universidade Federal do Rio Grande do Sul, UFRGS, Brasil.

2006 - 2006

Computação Quântica. (Carga horária: 10h). , Universidade Católica de Pelotas.

2005 - 2005

Curso Avançado de Microeletrônica. (Carga horária: 20h). , Universidade de Santa Cruz do Sul.

2005 - 2005

Editor Emacs. (Carga horária: 4h). , Universidade Católica de Pelotas.

2004 - 2004

Curso Avançado de Microeletrônica. (Carga horária: 20h). , Universidade Regional do Noroeste do Estado do Rio Grande do Sul.

2004 - 2004

Cabeamento de Redes. (Carga horária: 4h). , Universidade Federal de Pelotas, UFPEL, Brasil.

2003 - 2003

Curso Básico de Microeletrônica. (Carga horária: 20h). , Universidade Federal do Rio Grande.

2002 - 2002

PHP. , Universidade Federal do Rio Grande.

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Idiomas

Inglês

Compreende Razoavelmente, Fala Pouco, Lê Bem, Escreve Razoavelmente.

Espanhol

Compreende Bem, Fala Razoavelmente, Lê Razoavelmente, Escreve Pouco.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

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Áreas de atuação

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Microeletrônica.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Microeletrônica/Especialidade: ASIC.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Microeletrônica/Especialidade: FPGA.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Microeletrônica/Especialidade: Verificação.

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Participação em eventos

Seminário C & C++ para Sistemas Embarcados. 2008. (Seminário).

22th SIM - South Symposium on Microelectronics. 2007. (Simpósio).

IX EMICRO Escola de Microletrônica Sul. 2007. (Outra).

Chip on the Mountains (19th Symposium on Itegrated Ciruits Desing, 21th Symposium on Microelectronics Technology and Devices, 6th Student Forum for Microelectronics ). Automatic Analysis of SET Propagation in CMOS Combinational Circuits. 2006. (Congresso).

WECIQ - Workshop-Escola de Computação e Informação Quântica. 2006. (Congresso).

21th SIM - South Symposium on Microelectronics.On The Influence of Single Event Transient on Gate Delays. 2006. (Simpósio).

VIII EMICRO Escola de Microletrônica Sul. 2006. (Outra).

6th IEEE Latin-AmericanTestWorkshop. 2005. (Congresso).

XVII Salão de Iniciação Científica da UFRGS. Um Método Automático para a Análise de Single Event Transients Baseado em Cáculo Lógico-Temporal. 2005. (Congresso).

20th SIM - South Symposium on Microelectronics. 2005. (Simpósio).

SBGAMES 2005 - Simpósio Brasileiro de Jogos e Entretenimento Digital. 2005. (Simpósio).

Workshop: A Importância da Microeletrônica para a Indústria Nacional e a Cooperação Brasil-França. 2005. (Encontro).

VII EMICRO Escola de Microletrônica Sul. 2005. (Outra).

UPGRADE - Semana Acadêmica. 2005. (Outra).

XIII CIC - Congresso de Iniciação Científica. Análise de Timing Topológica de Blocos Combinacionais Baseada no Modelo Pino-a-Pino. 2004. (Congresso).

I Seminário de Educação a Distância e Gráfica Digital para Arquitetura. 2004. (Seminário).

18th SIM - South Symposium on Microelectronics. 2004. (Simpósio).

XXII ENECOMP - Encontro Nacional dos Estudantes de Computação. 2004. (Encontro).

VI EMICRO - Escola de Microeletrônica Sul. 2004. (Outra).

Palestras Internacionais com o Dr. Clóvis Tondo. 2004. (Outra).

XII CIC - Congresso de Iniciação Científica. Sobre a Aplicação de Técnicas de ATPG para Acelerar a Análise de Timing Baseada em Enumeração de Atrasos. 2003. (Congresso).

18th SIM - South Symposium on Microelectronics. 2003. (Simpósio).

VIII SACOMP - Semana Academica do Curso de Ciência da Computação. 2003. (Outra).

VII SACOMP - Semana Academica do Curso de Ciência da Computação. 2003. (Outra).

V EMICRO - Escola de Microeletrônica Sul. 2003. (Outra).

V SAECOMP - Semana Acadêmica da Engenharia da Computação. 2002. (Outra).

VI SACOMP - Semana Academica do Curso de Ciência da Computação. 2002. (Outra).

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Comissão julgadora das bancas

Gil Carlos Rodrigues Medeiros

KASTENSMIDT, F.;MEDEIROS, Gil C. R.; AGOSTINI, L. V.. Análise Automática da Propagação de Single Event Transients em Circuitos Combinacionais CMOS. 2006. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade Federal de Pelotas.

Luciano Volcan Agostini

KASTENSMIDT, F.; MEDEIROS, Gil Carlos Rodrigues;AGOSTINI, L. V.. Análise Automática da Propagação de Single Event Transients em Circuitos Combinacionais CMOS. 2006. Trabalho de Conclusão de Curso (Graduação em Bacharelado Em Ciência da Computação) - Universidade Federal de Pelotas.

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Foi orientado por

José Luis Almada Guntzel

Análise Automática da Propagação de Single Event Transients em Circuitos Combinacionais CMOS; 2006; 59 f; Trabalho de Conclusão de Curso; (Graduação em Bacharelado Em Ciência da Computação) - Universidade Federal de Pelotas; Orientador: José Luís Almada Güntzel;

José Luis Almada Guntzel

Desenvolvimento de Algoritmos e Ferramentas para a Análise de Timing Funcional de Circuitos Digitais; 2006; 0 f; Iniciação Científica; (Graduando em Bacharelado Em Ciência da Computação) - Universidade Federal de Pelotas, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: José Luís Almada Güntzel;

José Luis Almada Guntzel

Análise de Timing Funcional de Blocos de Hardware; 2004; 0 f; Iniciação Científica; (Graduando em Bacharelado Em Ciência da Computação) - Universidade Federal de Pelotas, Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul; Orientador: José Luís Almada Güntzel;

José Luis Almada Guntzel

Desenvolvimento de Algoritmos e Ferramentas para a Análise de Timing Funcional de Circuitos Digitais; 2003; 0 f; Iniciação Científica; (Graduando em Bacharelado Em Ciência da Computação) - Universidade Federal de Pelotas, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: José Luís Almada Güntzel;

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Produções bibliográficas

  • NEVES, C. G. ; HENES NETO, E. ; RIBEIRO, I. S. ; WIRTH, G. ; LIMA-KASTENSMIDT, F. ; GÜNTZEL, José Luís . Automatic Evaluation of Single Event Transient Propagation in CMOS Logic Circuits Based on Topological Timing Analysis. In: 7th IEEE Latin-American Test WorkShop, 2006, Buenos Aires. 7th IEEE Latin-American Test WorkShop, 2006.

  • FERRÃO, Daniel Lima ; NEVES, C. G. ; WILKE, G. R. ; AGOSTINI, Luciano Volcan ; REIS, R. ; GÜNTZEL, José Luís . Safe Path-Based Hierarchical Functional Timing Analysis by Considering Block Arrival Times. In: 6th IEEE International Caribbean Conference on Devices, Circuits and Systems, 2006, Playa del Carmen. 6th IEEE International Caribbean Conference on Devices, Circuits and Systems, 2006.

  • NEVES, C. G. ; RIBEIRO, I. S. ; HENES NETO, E. ; WIRTH, G. ; LIMA-KASTENSMIDT, F. ; GÜNTZEL, José Luís . Avoiding Circuit Simulation for the Analysis of Single Event Transient Propagation in Combinational Circuits. In: IEEE European Test Symposium 2006, 2006, Southampton. IEEE European Test Symposium 2006, 2006.

  • NEVES, C. G. ; GÜNTZEL, José Luís ; LIMA-KASTENSMIDT, F. . Automatic Analysis of SET Propagation in CMOS Combinational Circuits. In: Chip on the Mountains (19th Symposium on Itegrated Ciruits Desing, 21th Symposium on Microelectronics Technology and Devices, 6th Student Forum for Microelectronics ), 2006, Ouro Preto. VI Microeletronics Students Forum, 2006.

  • NEVES, C. G. ; MATEUS, G. P. ; AGOSTINI, Luciano Volcan ; LIMA-KASTENSMIDT, F. ; GÜNTZEL, José Luís . On the Influence of Single Event Transient on Gate Delays. In: 21th SIM - South Symposium on Microelectronics, 2006, Porto Alegre. 21th South Symposium on Microeletronics, 2006. p. 85-88.

  • NEVES, C. G. ; FERRÃO, Daniel Lima ; BRAGA, Matheus Porciúncula ; REIS, Ricardo Augusto da Luz ; AGOSTINI, L. ; GÜNTZEL, José Luís . Hierarchical Timing Analysis Using Selective Critical Path. In: 6th IEEE Latin-American Test WorkShop, 2005, Salvador. 6th IEEE Latin-American Test WorkShop, 2005.

  • NEVES, C. G. ; GÜNTZEL, José Luís . Um método para a Análise Automática de Single Event Transients. In: XVII Salão de Iniciação Científica da UFRGS, 2005, Porto Alegre. XVII Salão de Iniciação Científica, 2005.

  • NEVES, C. G. ; MATEUS, G. P. ; RIBEIRO, I. S. ; HENES NETO, E. ; LIMA-KASTENSMIDT, F. ; WIRTH, G. ; GÜNTZEL, José Luís . Análise Automática da Propagação de Falhas de Efeito Transiente em Circuitos Combinacionais CMOS. In: Seminário de Iniciação Científica, 2005, Guaíba. Seminário de Iniciação Científica, 2005.

  • NEVES, C. G. ; GÜNTZEL, José Luís . Análise de Timing de Blocos Combinacionais Baseada no Modelo Pino-a-pino. In: XIII CIC - Congresso de Iniciação Científica, 2004, Pelotas. XIII CIC - Congresso de Iniciação Científica, 2004.

  • NEVES, C. G. ; GÜNTZEL, José Luís . Sobre a Aplicação de Técnicas de ATPG para Acelerar a Análise de Timing Baseada em Enumeração de Atrasos. In: XII CIC - Congresso de Iniciação Científica, 2003, Pelotas. XII CIC - Congresso de Iniciação Científica, 2003.

  • NEVES, C. G. ; MATEUS, G. P. ; AGOSTINI, Luciano Volcan ; LIMA-KASTENSMIDT, F. ; GÜNTZEL, José Luís . On The Influence of Single Event Transient on Gate Delays. 2006. (Apresentação de Trabalho/Simpósio).

  • NEVES, C. G. ; GÜNTZEL, José Luís ; LIMA-KASTENSMIDT, F. . Automatic Analysis of SET Propagation in CMOS Combinational Circuits. 2006. (Apresentação de Trabalho/Congresso).

  • NEVES, C. G. ; GÜNTZEL, José Luís . Um Método Automático para a Análise de Single Event Transients Baseado em Cáculo Lógico-Temporal. 2005. (Apresentação de Trabalho/Congresso).

  • NEVES, C. G. ; GÜNTZEL, José Luís . Análise de Timing Topológica de Blocos Combinacionais Baseada no Modelo Pino-a-Pino. 2004. (Apresentação de Trabalho/Congresso).

  • NEVES, C. G. ; GÜNTZEL, José Luís . Sobre a Aplicação de Técnicas de ATPG para Acelerar a Análise de Timing Baseada em Enumeração de Atrasos. 2003. (Apresentação de Trabalho/Congresso).

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Outras produções

NEVES, C. G. ; GÜNTZEL, José Luís . ASPA - Automatic SET Propagation Analyzer. 2005.

NEVES, C. G. ; FERRÃO, Daniel Lima ; Matheus Braga ; GÜNTZEL, José Luís . TicTac HFTA. 2005.

NEVES, C. G. ; Matheus Braga ; GÜNTZEL, José Luís . TicTac pin-to-pin. 2004.

SILVA, A. M. C. ; NEVES, C. G. ; AGOSTINI, L. ; SILVA, M. S. ; SILVA, Thaísa Leal da . 18th South Symposium on Microelectronics. 2003. (Editoração/Anais).

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Projetos de pesquisa

  • 2006 - 2007

    SISTOL - Sistemas Computacionais Tolerantes a Flutuações no Comportamento de seus Componentes, Descrição: Com a evolução da tecnologia para os nanocircuitos CMOS, aumenta a vulnerabilidade a ruídos externos e internos, ao acoplamento de sinal e a radiação presente não apenas no espaço, mas também na atmosfera terrestre. Concomitantemente, a variabilidade no comportamento elétrico destes dispositivos aumenta a cada nova geração tecnológica. Diversos fenômenos ganham relevância à medida que as dimensões e as tensões de alimentação dos dispositivos semicondutores MOS são reduzidas. Isto limita a validade dos modelos e metodologias empregados no projeto de circuitos integrados, dificultando a reversão dos progressos nas tecnologias de processamento físico-químico do silício em incrementos rápidos na qualidade e lucratividade dos produtos.Dentre os objetivos a serem alcançados por este projeto, os principais são: a) Desenvolver e validar modelo estatístico para as flutuações presentes em transistores sub-micrométricos e interconexões. b) Com base neste modelo, analisar o impacto destas flutuações no comportamento de módulos analógicos e digitais integrados. Caracterizar o efeito de flutuações no comportamento de circuitos combinacionais e circuitos seqüenciais. c) Caracterizar o comportamento do circuito na presença concomitante de flutuações externas e internas. d) Desenvolver metodologia de projeto de forma a minimizar o efeito das flutuações no comportamento do circuito e maximizar o yield. e) Desenvolver técnicas de proteção de circuitos contra falhas transientes, de forma a obter operação correta mesmo na eventual presença de falhas transientes no circuito combinacional e seqüencial. f) Desenvolver metodologia de síntese automática de circuitos integrados tolerantes a flutuações no comportamento dos dispositivos individuais. As técnicas de tolerância a flutuações serão aplicadas em uma metodologia de síntese de circuitos integrados envolvendo as diversas etapas da síntese como particionamento, roteamento e geração do leiaute final.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (10) / Mestrado acadêmico: (2) . , Integrantes: Carolina Gomes Neves - Integrante / Ricardo Augusto da Luz Reis - Coordenador / Sergio Bampi - Integrante / Gustavo Reis Wilke - Integrante / Ivandro da Silva Ribeiro - Integrante / Gilson Wirth - Integrante / Fernanda Lima-Kastensmidt - Integrante / Aquiles Macedo Dias - Integrante / Conrado Pilotto - Integrante / Cristiano Lazzari - Integrante / Cristina Meinhardt - Integrante / Dalton Martini Colombo - Integrante / Dieison Antonello de Prá - Integrante / Eduardo Verruck Acker - Integrante / Everton Reckziegel - Integrante / Leonardo Seiji Kuamoto - Integrante / Marcelo de Oliveira Johann - Integrante / Patrícia Corrêa Centeno - Integrante / Roberto da Silva - Integrante / Rodrigo da Rocha Manito - Integrante / Rodrigo Possamai Bastos - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro., Número de produções C, T & A: 2

  • 2004 - 2006

    Sistemas em Chip : Metodologia de Projeto de Circuitos e Micro-Sistemas Integrados em Tecnologia CMOS, Descrição: Este projeto foca o desafio de integração de sistemas de computação em chips. Esta área engloba uma multiplicidade de técnicas e conhecimentos de engenharia de computação e de engenharia elétrica, com vistas a utilizar a capacidade tecnológica da microeletrônica para soluções de hardware originais. As contribuições do projeto estão no desenvolvimento de métodos de projeto de circuitos mistos analógico-digitais, ferramentas computacionais para sistemas-em-chip (SoC) e no desenvolvimento de circuitos integrados CMOS para aplicações específicas. Fazem parte deste projeto a UFRGS, a UFPel e a UCPel. A coordenação é do Prof. Sergio Bampi (UFRGS). A UFPel está encarregada do desenvolvimento de ferramentas para a Análise de Timing e de Metodologias para o Processamento de Imagens. OBS: Projeto aprovado no contexto da Chamada Conjunta MCT/SEPIN - FINEP - CNPq 01/2002 (Programa de Apoio à Pesquisa, Desenvolvimento e Inovação em Tecnologia da Informação - PDI-TI) Processo CNPq 552121/2002-9 Vigência: janeiro/2003 a dezembro/2006 Benefícios: R$ 669.000,00. Recursos destinados à UFPel: R$ 150.000,00 (capital e custeio), uma bolsa DTI-7G e três bolsas de ITI.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (3) . , Integrantes: Carolina Gomes Neves - Integrante / Luciano Volcan Agostini - Integrante / Ricardo Augusto da Luz Reis - Integrante / Sergio Bampi - Coordenador / Marcelo Soares Lubaszewski - Integrante / Eric Ericsen Fabris - Integrante / Eduardo Costa - Integrante / Marcelo Schiavon Porto - Integrante / Thaísa Leal da Silva - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa / Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro., Número de produções C, T & A: 1

  • 2004 - 2004

    Desenvolvimento de Algoritmos e Ferramentas para a Verificação de Timing de Blocos de Hardware, Descrição: Este projeto visou o desenvolvimento de ferramentas de verificação de timing de blocos de hardware implementados no nível de leiaute (IP hardcores). Partindo da experiência adquirida no tema "análise de timing funcional de blocos combinacionais", foram estudando os problemas que surgem quando se deseja realizar a análise de timing funcional de blocos de hardware descritos hierarquicamente. Além de aproveitar algoritmos e técnicas previamente desenvolvidos pelo próprio solicitante, o projeto também tratou da síntese física de blocos de hardware, com a finalidae de se obter subsídios práticos para o desenvolvimento e teste das ferramentas de análise de timing desenvolvidas. OBS: Projeto executado com o apoio financeiro da FAPERGS, por meio do Edital BIC2003. Processo FAPERGS 03/50019.6 Vigência: abril/2004 a fevereiro/2006 (um ano mais uma prorrogação de seis meses) Benefício: uma bolsa de IC da FAPERGS durante o período de vigência acima referido.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) / Especialização: (0) / Mestrado acadêmico: (0) / Mestrado profissional: (0) / Doutorado: (0) . , Integrantes: Carolina Gomes Neves - Integrante / José Luís Güntzel - Coordenador / Matheus Porciúncula Braga - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Bolsa.

  • 2003 - 2003

    Desenvolvimento de Ferramentas de CAD para verificação de Circuitos Integrados em Tecnologia Submicrônica, Descrição: Este projeto teve por objetivo o desenvolvimento e a implementação de algoritmos e modelos para a análise de timing de circuitos combinacionais feitos com portas CMOS complexas. Os algoritmos escolhidos consideram o fenômeno dos falsos caminhos, enquanto que os modelos físicos a serem utilizados deverão levar em conta as características da tecnologia CMOS submicrônica. Concluiu-se uma versão inicial de ferramenta de análise de timing capaz de verificar as restrições temporais de blocos combinacionais feitos com portas CMOS estáticas em tecnologia estado-da-arte (submicrônica). OBS: Projeto aprovado no contexto de Edital para Auxílio Recém-Doutor (ARD) da FAPERGS, versão 2001. Processo FAPERGS 01/1575-4. Vigência: agosto/2002 a julho/2003. Benefícios: R$ 10.000,00 reais para compra de equipamento e material bibliográfico e uma bolsa de IC FAPERGS durante um ano.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (2) . , Integrantes: Carolina Gomes Neves - Integrante / José Luís Güntzel - Coordenador / Daniel Lima Ferrão - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Bolsa / Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Auxílio financeiro., Número de produções C, T & A: 3

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Prêmios

2012

Destaque Criativo, CPqD.

2005

Destaque da Sessão de Microeletrônica do XVII Salão de Iniciação Científica da UFRGS, UFRGS.

Histórico profissional

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Endereço profissional

  • Fundação Centro de Pesquisa e Desenvolvimento em Telecomunicações. , Rod.Campinas/Mogi-Mirim, Km 118,5, 13086-902 - Campinas, SP - Brasil, URL da Homepage:

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Experiência profissional

  • 2010 - Atual

    Fundação Centro de Pesquisa e Desenvolvimento em Telecomunicações, CPqD

    Vínculo: Celetista formal, Enquadramento Funcional: Pesquisador de Telecomunicações, Carga horária: 40

  • 2009 - 2010

    Freescale Semicondutores Brasil

    Vínculo: Bolsista - CNPq, Enquadramento Funcional: Membro da Equipe de Verificação, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Bolsistas do programa da Freescale para a formação de recursos humanos em projeto de circuitos integrados dentro do edital 59/2008.

    Atividades

    • 06/2009 - 08/2010

      Outras atividades técnico-científicas , BSTC, .,Atividade realizada, Membro da equipe de verificação funcional.

  • 2008 - 2009

    Centro de Tecnologia da Informação Renato Archer

    Vínculo: Bolsista - CNPq, Enquadramento Funcional: Membro da equipe de verificação, Carga horária: 40

    Outras informações:
    Participando do Projeto DH CTI, no CTI, sendo capacitado para o programa de outsourcing de projetos de CIs em cooperação com a Freescale.

    Atividades

    • 06/2008 - 05/2009

      Pesquisa e desenvolvimento , Centro de Tecnologia da Informação Renato Archer, .,Linhas de pesquisa

  • 2007 - 2008

    Centro de Pesquisas Avançadas Wernher Von Braun

    Vínculo: Celetista, Enquadramento Funcional: Desenvolvedor, Carga horária: 40

    Outras informações:
    Bacharel graduada em Ciências da Computação com experiência de 4 anos em projetos de Microeletrônica, tendo atuado, principalmente na área de desenvolvimento de ferramentas de suporte a projeto (EDA), exercitando conhecimentos no uso de ferramentas comerciais de suporte a projeto, teste de circuitos, simulação lógica e elétrica, síntese lógica, linguagens de descrição de hardware (VHDL, Verilog), e programação em linguagem C.

    Atividades

    • 03/2007 - 05/2008

      Outras atividades técnico-científicas , Design Center, .,Atividade realizada, Membro do grupo de microeletrônica, atuando na verificação de projetos de circuitos digitais..

  • 2006 - 2007

    Universidade Federal do Rio Grande do Sul

    Vínculo: Bolsista DTI, Enquadramento Funcional: Bolsista DTI, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Bacharel graduada em Ciências da Computação com experiência de 3 anos em projetos de Microeletrônica, atuando no desenvolvimento de ferramentas para projeto de circuitos integrados, com utilização de ferramentas comerciais de suporte a projeto (EDA), uso de linguagens de descrição de hardware (VHDL, Verilog) e programação em linguagem C.

    Atividades

    • 05/2006 - 03/2007

      Pesquisa e desenvolvimento , Instituto de Informática, .,Linhas de pesquisa

  • 2003 - 2003

    Universidade Federal de Pelotas

    Vínculo: Colaborador, Enquadramento Funcional: Colaborador, Carga horária: 16

    Atividades

    • 01/2003 - 04/2006

      Pesquisa e desenvolvimento , Departamento de Informática, .,Linhas de pesquisa

Propriedade Intelectual

Patentes (1)