Felipe Regis Gonçalves Cabral

Possuo Mestrado em Sistemas Mecatrônicos com ênfase em Sistemas Embarcados e Sistemas Inteligentes e graduação em Engenharia Mecatrônica, grau de Engenheiro de Controle e Automação ambos pela UnB (Universidade de Brasília). Também Participei do Programa Nacional de Formação de Projetistas de Circuitos Integrados, obtendo menção A(+90%). Tenho mais de 5 anos de experiência com projetos de circuitos integrados, linguagens C/C++, Verilog, VHDL, SystemVerilog, SystemC, FPGA, projeto de ASICs e SoCs e vários protocolos de comunicação.

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Acadêmico

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Formação acadêmica

Mestrado em Sistemas Mecatrônicos

2016 - 2018

Universidade de Brasília, UnB
Título: Efficient Hardware Implementation of the Fast Hybrid Morphological Reconstruction Algorithm,Ano de Obtenção: 2018
Ricardo Pezzuol Jacobi.Coorientador: Carlos Humberto Llanos Quintero. Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Aperfeiçoamento em Projeto de Circuitos Digitais Integrados

2014 - 2015

Centro de Tecnologia da Informação Renato Archer
Título: Projeto de Circuitos Digitais Integrados. Ano de finalização: 2015
Orientador: CI - Brasil
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Graduação em Engenharia Mecatrônica

2008 - 2013

Universidade de Brasília, UnB
Título: Automação de Processo Laboratorial de Hidrólise Enzimática de Biomassa Vegetal
Orientador: Eduardo Stockler Tognetti

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Formação complementar

2015 - 2015

Hardware Security. (Carga horária: 30h). , University of Maryland, UM, Estados Unidos.

2014 - 2014

Sistemas Digitales. (Carga horária: 64h). , Universitat Autònoma de Barcelona - UAB, UAB, Espanha.

2014 - 2014

VLSI CAD: Logic to Layout. (Carga horária: 120h). , University of Illinois at Urbana-Champaign, UI, Estados Unidos.

2014 - 2014

Digital Signal Processing. (Carga horária: 100h). , Ecole Polytechnique Fédérale de Lausanne, EPFL, Suiça.

2013 - 2013

Labview. (Carga horária: 4h). , National Instruments Brazil, NIB, Brasil.

2010 - 2010

Arduino Básico. (Carga horária: 12h). , Empresa Júnior de Engenharia Mecatrônica, MECAJUN, Brasil.

2010 - 2010

Microcontroladores AVR ATMega8. (Carga horária: 12h). , Empresa Júnior de Engenharia Mecatrônica, MECAJUN, Brasil.

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Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

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Áreas de atuação

    Grande área: Outros / Área: Robótica, Mecatrônica e Automação.

    Grande área: Outros / Área: Microeletrônica.

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Circuitos Eletrônicos.

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Participação em eventos

XI Semana do Departamento de Engenharia Elétrica. 2013. (Outra).

3° Semana de Engenharia Mecatrônica. 2012. (Outra).

2° Semana de Engenharia Mecatrônica. 2010. (Outra).

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Comissão julgadora das bancas

Geovany Araújo Borges

TOGNETTI, E. S.;Borges, G. A.; SOARES JUNIOR, L. R.; GAMBETTA, R.. Automação de Processo Laboratorial de Hidrólise Enzimática de Biomassa Vegetal. 2013. Trabalho de Conclusão de Curso (Graduação em Engenharia Mecatrônica) - Universidade de Brasília.

Eduardo Stockler Tognetti

Tognetti, E. S.; Borges, G. A.; Soares Junior, L. R.; Gambetta, R.. Automação de Processo Laboratorial de Hidrólise Enzimática de Biomassa Vegetal. 2013. Trabalho de Conclusão de Curso (Graduação em Engenharia Mecatrônica) - Universidade de Brasília.

Daniel Mauricio Muñoz Arboleda

JACOBI, R.; LLANOS, C. H.; MELO, A. C.;MUNOZ, D. M.. Morphological image reconstruction implementation using a hardware/software approach in FPGA. 2018. Dissertação (Mestrado em Programa de Pós-graduação em Mecatrônica) - Universidade de Brasília.

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Foi orientado por

Ricardo Pezzuol Jacobi

Morphological Image Reconstruction Implementation using H/S Approach on FPGA; 2018; Dissertação (Mestrado em Pós-Graduação em Sistemas Mecatrônicos) - Universidade de Brasília, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Ricardo Pezzuol Jacobi;

Eduardo Stockler Tognetti

Automação de Processo Laboratorial de Hidrólise Enzimática de Biomassa Vegetal; 2013; Trabalho de Conclusão de Curso; (Graduação em Engenharia Mecatrônica) - Universidade de Brasília; Orientador: Eduardo Stockler Tognetti;

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Produções bibliográficas

  • ANACONA-MOSQUERA, OSCAR ; CABRAL, FELIPE R. G. ; SAMPAIO, RENATO C. ; TEODORO, GEORGE ; JACOBI, RICARDO P. ; LLANOS, CARLOS H. . Efficient Hardware Implementation of the Fast Hybrid Morphological Reconstruction Algorithm. In: 2018 31st Symposium on Integrated Circuits and Systems Design (SBCCI), 2018, Bento Gonçalves - RS. 2018 31st Symposium on Integrated Circuits and Systems Design (SBCCI), 2018. p. 1.

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Projetos de desenvolvimento

  • 2014 - 2015

    CACIQ, Descrição: CACIQ (COntrolador de Alta COnfiabilidade, Inteligência e Qualidade). Esse projeto fez parte da fase II do Programa Nacional de Formação de Projetistas de Circuitos Integrados. É um projeto de uma solução System on Chip (SoC) completa, na qual combina no mesmo dispositivo várias soluções digitais, analógicas e de sinais mistos. Todos os componentes tem que se comunicar usando protocolos AMBA AHB e AMBA APB. O processador desse SoC é um ARM Cortex-M3. O principal objetivo desse projeto é praticar e aumentar as habilidades em projetos de CIs dos trainees do programa CI Brasil através da simulação de um ambiente de desenvolvimento de CI. Não é a intenção desenvolver um produto comercial, mas sim fornecer a oportunidade de projetar um Circuito Integrado, passando através de toda a metodologia de fluxo de projeto de CIs desde a especificação do sistema (front-end) até os estágios de layout físico (back-end). A minha contribuição para este SoC foi desenvolver dois IPs digitais, chamados Bootloader e BPSK Demodulator. O primeiro era responsável pelo Bootloader do sistema através uma memória Flash externa com protocolo SPI, os dados da memoria Flash eram então transferidos para uma memória interna através de um barramento AMBA AHB. O Demodulator era responsável por fazer uma demodulação de um sinal modulado em BPSK que vinha de um ADC de 10 bits. Estes IPs foram descritos em Verilog e completamente verificados por um Engenheiro de Verificação responsável. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

  • 2014 - 2014

    CHARRUA, Descrição: Projeto que fez parte do Programa Nacional de Formação de Projetistas de Circuitos Integrados. A idéia é projetar um processador multiciclo de 16 bits com 24 instructions set funcionando a 100Mhz. A proposta é dar a oportunidade para os trainees aprenderem de forma prática o fluxo de projeto de circuito digital. Portanto, esse processador foi projetado, verificado, sintetizado e feito o layout físico. Dessa maneira, cada trainee desenvolveu seu próprio processador de 16 bits de acordo com as especificações e aprendeu na prática o fluxo completo de desenvolvimento de um CI digital. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

  • 2014 - 2015

    CACIQ, Descrição: CACIQ (COntrolador de Alta COnfiabilidade, Inteligência e Qualidade). Esse projeto fez parte da fase II do Programa Nacional de Formação de Projetistas de Circuitos Integrados. É um projeto de uma solução System on Chip (SoC) completa, na qual combina no mesmo dispositivo várias soluções digitais, analógicas e de sinais mistos. Todos os componentes tem que se comunicar usando protocolos AMBA AHB e AMBA APB. O processador desse SoC é um ARM Cortex-M3. O principal objetivo desse projeto é praticar e aumentar as habilidades em projetos de CIs dos trainees do programa CI Brasil através da simulação de um ambiente de desenvolvimento de CI. Não é a intenção desenvolver um produto comercial, mas sim fornecer a oportunidade de projetar um Circuito Integrado, passando através de toda a metodologia de fluxo de projeto de CIs desde a especificação do sistema (front-end) até os estágios de layout físico (back-end). A minha contribuição para este SoC foi desenvolver dois IPs digitais, chamados Bootloader e BPSK Demodulator. O primeiro era responsável pelo Bootloader do sistema através uma memória Flash externa com protocolo SPI, os dados da memoria Flash eram então transferidos para uma memória interna através de um barramento AMBA AHB. O Demodulator era responsável por fazer uma demodulação de um sinal modulado em BPSK que vinha de um ADC de 10 bits. Estes IPs foram descritos em Verilog e completamente verificados por um Engenheiro de Verificação responsável. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

  • 2014 - 2014

    CHARRUA, Descrição: Projeto que fez parte do Programa Nacional de Formação de Projetistas de Circuitos Integrados. A idéia é projetar um processador multiciclo de 16 bits com 24 instructions set funcionando a 100Mhz. A proposta é dar a oportunidade para os trainees aprenderem de forma prática o fluxo de projeto de circuito digital. Portanto, esse processador foi projetado, verificado, sintetizado e feito o layout físico. Dessa maneira, cada trainee desenvolveu seu próprio processador de 16 bits de acordo com as especificações e aprendeu na prática o fluxo completo de desenvolvimento de um CI digital. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

  • 2014 - 2015

    CACIQ, Descrição: CACIQ (COntrolador de Alta COnfiabilidade, Inteligência e Qualidade). Esse projeto fez parte da fase II do Programa Nacional de Formação de Projetistas de Circuitos Integrados. É um projeto de uma solução System on Chip (SoC) completa, na qual combina no mesmo dispositivo várias soluções digitais, analógicas e de sinais mistos. Todos os componentes tem que se comunicar usando protocolos AMBA AHB e AMBA APB. O processador desse SoC é um ARM Cortex-M3. O principal objetivo desse projeto é praticar e aumentar as habilidades em projetos de CIs dos trainees do programa CI Brasil através da simulação de um ambiente de desenvolvimento de CI. Não é a intenção desenvolver um produto comercial, mas sim fornecer a oportunidade de projetar um Circuito Integrado, passando através de toda a metodologia de fluxo de projeto de CIs desde a especificação do sistema (front-end) até os estágios de layout físico (back-end). A minha contribuição para este SoC foi desenvolver dois IPs digitais, chamados Bootloader e BPSK Demodulator. O primeiro era responsável pelo Bootloader do sistema através uma memória Flash externa com protocolo SPI, os dados da memoria Flash eram então transferidos para uma memória interna através de um barramento AMBA AHB. O Demodulator era responsável por fazer uma demodulação de um sinal modulado em BPSK que vinha de um ADC de 10 bits. Estes IPs foram descritos em Verilog e completamente verificados por um Engenheiro de Verificação responsável. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

  • 2014 - 2014

    CHARRUA, Descrição: Projeto que fez parte do Programa Nacional de Formação de Projetistas de Circuitos Integrados. A idéia é projetar um processador multiciclo de 16 bits com 24 instructions set funcionando a 100Mhz. A proposta é dar a oportunidade para os trainees aprenderem de forma prática o fluxo de projeto de circuito digital. Portanto, esse processador foi projetado, verificado, sintetizado e feito o layout físico. Dessa maneira, cada trainee desenvolveu seu próprio processador de 16 bits de acordo com as especificações e aprendeu na prática o fluxo completo de desenvolvimento de um CI digital. , Situação: Concluído; Natureza: Desenvolvimento. , Integrantes: Felipe Regis Gonçalves Cabral - Coordenador / Jose Luis Ramirez Bohorquez - Integrante.

Histórico profissional

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Experiência profissional

  • 2015 - 2016

    Instituto de Pesquisas Eldorado - Brasília

    Vínculo: Bolsista, Enquadramento Funcional: Trainee, Carga horária: 40

    Outras informações:
    Fase III do Programa Ci-Brasil onde fiz estágio em uma empresa trabalhando com projeto de Circuitos Integrados Digitais. Trabalhei em um projeto de um ASIC de comunicação óptica usando protocolos de Fibra Optica e linguagem Verilog e Systemverilog e na modelagem de um banco de registradores de um conversor ADC com interface SPI em linguagem Systemverilog.

  • 2014 - 2015

    Centro de Tecnologia da Informação Renato Archer

    Vínculo: Bolsista, Enquadramento Funcional: Trainee, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Trainee em Projeto de Circuitos Digitais Integrados através do programa CI-Brasil. Este programa é uma iniciativa do governo brasileiro em parceria com a Cadence Design Systems. Este programa tem como objetivo ampliar a formação de projetistas de circuitos integrados de nível internacional através de treinamento profissional misturando teoria e prática. Tópicos cobertos pelo curso: - Arquitetura, Projeto e Layout de Circuitos Digitais Integrados; - Processo de Negócios em Semicondutores; - Processos e Dispositivos de Circuitos Integrados; - Ferramentas de projeto e layout da Cadence Design System;

  • 2013 - 2013

    Laboratório de Visualização, Interação e Simulação

    Vínculo: Estagiário, Enquadramento Funcional: Estagiário, Carga horária: 20

    Outras informações:
    Estágio curricular obrigatório no Laboratório de Visualização Interação e Simulação L-VIS na UnB onde realizei atividades de programador de software de realidade virtual utilizando: - Linguagem orientada a objetos (C++); - Software Microsoft Visual C++;

  • 2013 - 2013

    Universidade de Brasília, UnB

    Vínculo: Colaborador, Enquadramento Funcional: Monitor, Carga horária: 2

    Outras informações:
    Monitor da disciplina Arquitetura de Processadores Digitais.