Frederico Ferlini

Concluiu o Mestrado em Engenharia Elétrica, Programa de Pós-graduação em Engenharia Elétrica - Universidade Federal de Santa Catarina (UFSC - 2012/01). Possui graduação em Engenharia de Computação pela Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS - 2009/01). Tem experiência na área de Engenharia de Computação, atuando principalmente nos seguintes temas: prototipação, FPGA, sistemas embarcados, VHDL, processadores, tolerância e e injeção de falhas em hardware.

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Acadêmico

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Formação acadêmica

Mestrado em Programa de Pós-graduação em Engenharia Elétrica

2010 - 2012

Universidade Federal de Santa Catarina
Título: PLAESER - Plataforma de Emulação de Soft Errors Visando a Análise Experimental de Técnicas de Tolerância a Falhas: Uma prototipação rápida utilizando FPGAs,Ano de Obtenção: 2012
Eduardo Augusto Bezerra.Bolsista do(a): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior. Palavras-chave: Fault Tolerance; FPGA; Soft Error; Aplicação crítica; Aplicação espacial; Circuitos endurecidos. Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Hardware / Especialidade: Tolerância a Falhas. Grande Área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Hardware.

Graduação em Engenharia de Computação

2004 - 2009

Pontifícia Universidade Católica do Rio Grande do Sul
Título: Desenvolvimento de Módulos de Hardware para Extração e Inserção de Carga Útil 10 Gigabit Ethernet em Quadros OTN
Orientador: Fernando Gehm Moraes

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Formação complementar

2012 - 2012

XILINX - FPGA Design Flow Workshop. (Carga horária: 16h). , ANACOM e UNISINOS (Bento Gonçalves/RS).

2011 - 2011

Desenvolvimento de Firmware em C para Sis.Emb ARM7. (Carga horária: 20h). , Universidade Federal de Santa Catarina, UFSC, Brasil.

2011 - 2011

Projeto e Verificação de HW/SW utilizando SystemC. (Carga horária: 20h). , Universidade Federal de Santa Catarina, UFSC, Brasil.

2010 - 2010

General English Course. (Carga horária: 36h). , The Open School of English.

2009 - 2010

General English Courses. (Carga horária: 240h). , Abbey College.

2007 - 2008

Curso de inglês (Avançado). (Carga horária: 200h). , BRASAS English Course.

2007 - 2007

Formação em VLSI utilizando o software CADENCE. (Carga horária: 24h). , Pontifícia Universidade Católica do Rio Grande do Sul, PUCRS, Brasil.

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Idiomas

Inglês

Compreende Bem, Fala Razoavelmente, Lê Bem, Escreve Pouco.

Espanhol

Compreende Razoavelmente, Fala Pouco, Lê Razoavelmente, Escreve Pouco.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Francês

Compreende Pouco, Fala Pouco, Lê Pouco, Escreve Pouco.

Alemão

Compreende PoucoLê Pouco.

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Áreas de atuação

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Hardware.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Arquitetura de Sistemas de Computação.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Testabilidade.

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Participação em eventos

CHIP IN THE PAMPA Conference. 2008. (Congresso).

21º Simpósio Sul de Microeletrônica - SIM. 2006. (Simpósio).

VIII Escola de Microeletrônica - EMICRO. 2006. (Outra).

15ª Semana da Engenharia e Mostra de Ciência e Tecnologia. 2006. (Outra).

VII Salão de Iniciação Científica da PUCRS.ATLAS - um Ambiente Integrado Para Projeto e Avaliação de Redes Intra-Chip. 2006. (Outra).

13ª Semana da Engenharia e 10ª Feira de Engenharia. 2004. (Outra).

Visita Técnica à Empresa DIGITEL. 2004. (Outra).

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Comissão julgadora das bancas

Djones Vinicius Lettnin

BEZERRA. E.; MORAES, F. G.; GUNTZEL, J.;LETTNIN, D. V.. PLAESER - PLATAFORMA DE EMULAÇÃO DE SOFT ERRORS VISANDO A ANÁLISE EXPERIMENTAL DE TÉCNICAS DE TOLERÂNCIA A FALHAS: UMA PROTOTIPAÇÃO RÁPIDA UTILIZANDO FPGAS. 2012. Dissertação (Mestrado em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Djones Vinicius Lettnin

BEZERRA, E. A.; VILLANI, E.; POEHLS, L. M. B.; ROLDAN, H. P.;LETTNIN, D. V.. Otimização de recursos para injeção de falhas em circuitos digitais através da combinação de verificação funcional e geração automática de testes. 2014. Exame de qualificação (Doutorando em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Letícia Maria Bolzani Pöhls

BOLZANI PÖHLS, LETÍCIA MARIA. Otimização de Recursos para Injeção de Falhas em Circuitos Digitais Através da Combinação de Verificação Funcional e Geração Automática de Testes. 2014. Exame de qualificação (Doutorando em PROGRAMA DE POS GRADUAÇÃO EM ENGENHARIA ELETRICA) - Universidade Federal de Santa Catarina.

Héctor Pettenghi Roldán

RANGEL, F.;PETTENGHI, H.; F. L. Vargas; BOSIO, A.; DILILLO, L.; DUARTE, R. P.. Methodology to accelerate diagnostic coverage assessment: M-AC/DC. 2016. Tese (Doutorado em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Fernando Gehm Moraes

BEZERRA, EduardoGUNTZEL, José Luiz; LETTNIN, Djones;MORAES, Fernando Gehm. PLAESER ? Plataforma de emulação de soft errors visando a análise experimental de técnicas de tolerância a falhas: uma prototipação rápida utilizando FPGAS. 2012. Dissertação (Mestrado em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Eduardo Augusto Bezerra

Bezerra, Eduardo AugustoMORAES, Fernando GehmLettnin, D. V.; Güntzel, J. L.. PLAESER - Plataforma de Emulação de SOFT ERRORS visando a análise experimental de técnicas de tolerância a falhas: uma prototipação rápida utilizando FPGAs. 2012. Dissertação (Mestrado em Programa de Pós-graduação em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Eduardo Augusto Bezerra

Bezerra, Eduardo Augusto; Souza, F. R.;VARGAS, Fabian Luis; BOSIO, A.; DILILLO, L.; DUARTE, R. P.. Methodology to Accelerate Diagnostic Coverage Assessment: MADC. 2016. Tese (Doutorado em Programa de Pós-graduação em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

Eduardo Augusto Bezerra

VILLANI, E.; POEHLS, L. M. B.;Lettnin, D. V.Bezerra, Eduardo Augusto; ROLDAN, H. P.. Otimização de recursos para injeção de falhas em circuitos digitais através da combinação de verificação funcional e geração automática de testes. 2014. Exame de qualificação (Doutorando em PROGRAMA DE POS GRADUAÇÃO EM ENGENHARIA ELETRICA) - Universidade Federal de Santa Catarina.

José Luis Almada Guntzel

BEZERRA, Eduardo Augusto; MORAES, Fernando Gehm; LETTNIN, D. V.;GÜNTZEL, J. L. A.. PLAESER: Plataforma de Emulação de Soft Errors Visando a Análise Experimental de Técnicas de Tolerância a Falhas: uma prototipação rápida utilizando FPGAs. 2012. Dissertação (Mestrado em Programa de Pós-graduação em Engenharia Elétrica) - Universidade Federal de Santa Catarina.

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Foi orientado por

Djones Vinicius Lettnin

Otimização de recursos para injeção de falhas em circuitos digitais através da combinação de verificação funcional e geração automática de testes; Início: 2013; Tese (Doutorado em Engenharia Elétrica) - Universidade Federal de Santa Catarina, Conselho Nacional de Desenvolvimento Científico e Tecnológico; (Coorientador);

Fernando Gehm Moraes

Redes Intra-Chip: Geração de Tráfego, Avaliação e Otimização de Desempenho; 2006; 0 f; Iniciação Científica; (Graduando em Faculdade de Informatica) - Pontifícia Universidade Católica do Rio Grande do Sul, Pontifícia Universidade Católica do Rio Grande do Sul; Orientador: Fernando Gehm Moraes;

Eduardo Augusto Bezerra

PLAESER - Plataforma de emulação de SOFT ERRORS visando a análise experimental de técnicas de tolerância a falhas: uma prototipação rápida utilizando FPGAS; 2012; Dissertação (Mestrado em Programa de Pós-graduação em Engenharia Elétrica) - Universidade Federal de Santa Catarina, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Eduardo Augusto Bezerra;

Eduardo Augusto Bezerra

Methodology to Accelerate Diagnostic Coverage Assessment: MADC; 2016; Tese (Doutorado em Programa de Pós-graduação em Engenharia Elétrica) - Universidade Federal de Santa Catarina, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; Orientador: Eduardo Augusto Bezerra;

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Produções bibliográficas

  • MARTINS, V. M. G. ; FERLINI, F. ; LETTNIN, D. V. ; BEZERRA, E. A. . Low cost fault detector guided by permanent faults at the end of FPGAs life cycle. In: Test Workshop - LATW, 2014 15th Latin American, 2014, Fortaleza, Brazil. Test Workshop - LATW, 2014 15th Latin American, 2014.

  • FERLINI, F. ; DA SILVA, FELIPE A. ; BEZERRA, EDUARDO A. ; LETTNIN, DJONES V. . Non-intrusive fault tolerance in soft processors through circuit duplication. In: 2012 13th Latin American Test Workshop LATW, 2012, Quito. 2012 13th Latin American Test Workshop (LATW). p. 1.

  • GUINDANI, G. M. ; FERLINI, F. ; OLIVEIRA, J. C. ; MORAES, Fernando Gehm ; CALAZANS, N. L. V. . A 10 Gbps OTN Framer Implementation Targeting FPGA Devices. In: International Conference on Reconfigurable Computing and FPGAs, 2009. ReConFig '09, 2009, Cancún. Reconfig`09, 2009.

  • Alexandre M. Amory ; FERLINI, F. ; Fernando Moraes ; Marcelo Lubaszewski . DfT for the Reuse of Networks-on-Chip as Test Access Mechanism. In: 25th IEEE VLSI Test Symmposium (VTS'07), 2007, Berkeley. IEEE VLSI Test Symposium, 2007. v. 2007. p. 435-440.

  • FERLINI, F. ; ATLAS Um Ambiente Integrado para Projeto e Avaliação de Redes Intra-Chip. 2006. (Apresentação de Trabalho/Outra).

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Projetos de pesquisa

  • 2007 - 2009

    FINEP X10GIGA - Transponder OTN 10.7Gbps, Descrição: Com a crescente demanda por canais de comunicação de banda-larga, os provedores de serviço e as empresas desenvolvedoras de equipamentos precisam gerar soluções que suportem cada vez mais banda com um menor custo. Os enlaces de fibra ótica devem suportar taxas de 10Gbps ou superiores, e novas técnicas são necessárias para suprir esta expectativa e seu crescimento futuro. O projeto visa desenvolver um transponder capaz de transmitir sinais SDH e Gigabit Ethernet sobre redes do tipo Open Transport Network (OTN) com enlaces óticos de longas distâncias. O transponder será utilizado como um equipamento complementar ou integrado aos produtos da TERACOM, agregando funcionalidades que atualmente dependem da importação de equipamentos complementares. Através de um trabalho com múltiplas Instituições Científicas e Tecnológicas (ICTs), pretende-se desenvolver e dominar as tecnologias de: (1) Funções para transporte de sinais Gigabit Ethernet (GbE) e SDH sobre redes OTN, conforme recomendação G.709 do ITU-T e empregando tecnologia de FPGAs; (2) Transceptores óticos 10Gbps com amplificador de potência integrado; (3) Software embarcado para gerência de redes OTN.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Frederico Ferlini - Integrante / Ney Laert Vilar Calazans - Integrante / Fernando Gehm Moraes - Coordenador., Financiador(es): Financiadora de Estudos e Projetos - Auxílio financeiro / Teracom Telemática Ltda. - Datacom (nome fantasia) - Auxílio financeiro.

  • 2006 - 2006

    Redes Intra-Chip: geração de tráfego, avaliação e otimização de desempenho, Descrição: Desenvolvimento de um ambiente Atlas para geração de tráfego, avaliação e otimização de desempenho na NoC Hermes.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Frederico Ferlini - Integrante / MORAES, F. - Coordenador.

Histórico profissional

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Endereço profissional

  • Universidade Federal de Santa Catarina. , Campus Universitário CTC/PGEEL, 88040-900 - Florianopolis, SC - Brasil

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Experiência profissional

  • 2009 - 2009

    Pontifícia Universidade Católica do Rio Grande do Sul

    Vínculo: Colaborador Autônomo, Enquadramento Funcional: Engenheiro - Projetista (RTL Designer), Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Projeto X10GIGA.

  • 2007 - 2009

    Pontifícia Universidade Católica do Rio Grande do Sul

    Vínculo: Estagio, Enquadramento Funcional: Estagiario, Carga horária: 30

    Outras informações:
    Desenvolvedor de Hardware no Projeto X10GIGA (parceria entre o Grupo de Apoio ao Projeto de Hardware (GAPH) e a TERACOM telemática para o desenvolvimento de um transponder OTN 10.7Gbps, através de recursos financiados pela FINEP. Atividades envolvidas: - Conhecimento nas áreas de Redes de Alta Taxa de Transmissção, Transcievers, FEC, Jitter/Wander, Framer, Sistema Embarcado, LUA; - Protocolos 10GigabitEhernet, SONET/SDH e OTN; - Normas ITU-T G.709; - Programação C/C++, Tcl Script; - Desenvolvimento, Simulação e Verificação Hardware (ferramenta Modelsim); - VHDL; - Síntese para FPGA (ferramenta ISE Xilinx); - Cross-Clock-Domain; - Prototipação em FPGA (Virtex); - Manipulação de Test-Set para OTN 10.7G.

  • 2007 - 2007

    Pontifícia Universidade Católica do Rio Grande do Sul

    Vínculo: Bolsa de Iniciação Científica, Enquadramento Funcional: Bolsista, Carga horária: 20

    Outras informações:
    Bolsa de Iniciação Científica - Projeto: "Wrapper Design for the Reuse of a Bus, Network-on-Chip as Test Access Mechanism". Pontifícia Universidade Católica do Rio Grande do Sul, Orientador: Fernando Gehm Moraes. Atividades envolvidas: - Conhecimento na área de SoC, NoC (Hermes), Redes Intra-Chip, DfT; - Programação Java, C/C++; - Desenvolvimento ambiente Atlas; - Desenvolvimento, Simulação e Verificação Hardware (ferramenta Modelsim); - VHDL; - Síntese para FPGA (ferramenta ISE Xilinx) - Prototipação em FPGA (Virtex).

  • 2006 - 2006

    Pontifícia Universidade Católica do Rio Grande do Sul

    Vínculo: Bolsa de Iniciação Científica, Enquadramento Funcional: Bolsista IC, Carga horária: 20

    Outras informações:
    Bolsa de Iniciação Científica - Projeto:Redes Intra-Chip: Geração de Tráfego, Avaliação e Otimização de Desempenho. 2006. 0 f. Iniciação Científica. (Graduando em Faculdade de Informatica) - Pontifícia Universidade Católica do Rio Grande do Sul, Orientador: Fernando Gehm Moraes. Atividades envolvidas: - Conhecimento na área de SoC, NoC (Hermes), Redes Intra-Chip; - Programação Java, C/C++; - Desenvolvimento ambiente Atlas; - Simulação e Verificação Hardware (ferramenta Modelsim); - VHDL, SystemC, Verilog.

  • 2005 - 2005

    Centro de Preparação de Oficiais da Reserva de Porto Alegre

    Vínculo: Serviço Militar Obrigatório, Enquadramento Funcional: Praça Especial (Aluno), Carga horária: 20

    Outras informações:
    Formado Aspirante-a-Oficial em segundo lugar na arma de Engenharia.