Claudio Machado Diniz

Professor Assistente da Universidade Católica de Pelotas (UCPel). Atua como professor e coordenador do curso de Engenharia de Computação, como pesquisador, professor e orientador do Mestrado em Engenharia Eletrônica e Computação (MEEC) e como professor dos cursos superiores de tecnologia em Análise e Desenvolvimento de Sistemas e Redes de Computadores na modalidade EaD (Projeto Mais Campus). Atua como Diretor de Projetos e Empreendimentos do Pelotas Parque Tecnológico. Possui graduação em Engenharia de Computação pela Universidade Federal do Rio Grande (FURG), Mestrado e Doutorado em Ciência da Computação pela Universidade Federal do Rio Grande do Sul (UFRGS), tendo obtido o título de doutor com voto de louvor. Realizou estágio de doutorado-sanduíche no Karlsruhe Institute of Technology (KIT), Alemanha. Atuou como Projetista Digital na empresa de semicondutores CEITEC S.A. Desenvolve pesquisa nas áreas de arquiteturas de sistemas computacionais, microeletrônica, processamento digital de imagens e sistemas embarcados, com foco principal no desenvolvimento de arquiteturas e circuitos integrados para codificação de vídeo. Atua como membro especialista da Comissão de Estudo de Codificação de Áudio, Imagem, Multimídia e Hipermídia da ABNT. Membro do IEEE (CASS, SPS, SSCS), atuando como coordenador de atividades do Capítulo Rio Grande do Sul da IEEE Circuits and Systems Society (CASS). Membro da Sociedade Brasileira de Computação (SBC), atuando como representante institucional desta sociedade na UCPel. Também é membro da SBMicro e da SBrT.

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Acadêmico

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Formação acadêmica

Doutorado em Computação

2010 - 2015

Universidade Federal do Rio Grande do Sul
Título: Dedicated and Reconfigurable Hardware Accelerators for High Efficiency Video Coding Standard
Orientador: em Karlsruher Institut für Technologie ( Jörg Henkel)
com Sergio Bampi. Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Mestrado em Computação

2007 - 2009

Universidade Federal do Rio Grande do Sul
Título: Arquitetura de Hardware Dedicada para a Predição Intra-Quadro em Codificadores do Padrão H.264/AVC de Compressão de Vídeo,Ano de Obtenção: 2009
Orientador: Altamiro Amadeu Susin
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Graduação em Engenharia de Computação

2002 - 2006

Universidade Federal do Rio Grande
Título: Projeto e Implementação de um Sistema de Controle para a Plataforma de Reboque da FURG
Orientador: Sebastião Cícero Pinheiro Gomes

Curso técnico/profissionalizante em Eletrônica

1999 - 2001

Centro federal de Educacao tecnológica de pelotas

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Formação complementar

2018 - 2018

Capacitação de professores para a disciplina de Empreendedorismo. (Carga horária: 32h). , Serviço de Apoio às Micro e Pequenas Empresas de Porto Alegre, SEBRAE/RS, Brasil.

2016 - 2016

Criando Modelos de Negócios para Serviços Educacionais - Etapa Presencial 1. (Carga horária: 4h). , Universidade Católica de Pelotas, UCPEL, Brasil.

2016 - 2016

Plataformas digitais para apoiar a docência no ensino superior. (Carga horária: 2h). , Universidade Católica de Pelotas, UCPEL, Brasil.

2012 - 2012

Alemão (Níveis A1.1 a B1.2). (Carga horária: 448h). , Instituto Cultural Brasileiro-Alemão - Matriz, ICBA/RS, Brasil.

2006 - 2006

Curso avançado da VIII Escola de Microeletrônica. (Carga horária: 38h). , Universidade Federal do Rio Grande do Sul, UFRGS, Brasil.

2003 - 2003

Curso básico da V Escola de Microeletrônica. (Carga horária: 30h). , Universidade Federal do Rio Grande, FURG, Brasil.

2000 - 2000

Linux 1. (Carga horária: 80h). , Conectiva, CONECTIVA, Brasil.

1997 - 1999

Proficiency in English Level Intermediate. (Carga horária: 200h). , Instituto de Idiomas Yázigi S/C, YÁZIGI, Brasil.

1995 - 1997

Proficiency in English Level Basic. (Carga horária: 200h). , Instituto de Idiomas Yázigi S/C, YÁZIGI, Brasil.

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Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Pouco, Lê Bem, Escreve Pouco.

Alemão

Compreende Razoavelmente, Fala Pouco, Lê Razoavelmente, Escreve Pouco.

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Áreas de atuação

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Arquitetura de Sistemas de Computação.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Codificação de Vídeo.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Processamento Digital de Imagens.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Circuitos Eletrônicos.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: MICROELETRÔNICA.

    Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas Embarcados.

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Organização de eventos

DINIZ, C. M. ; COSTA, E. A. C. . Coordenador geral da 21ª Escola Sul de Microeletrônica e 34º Simpósio Sul de Microeletrônica (EMicro/SIM 2019). 2019. (Congresso).

DINIZ, C. M. ; YAMIN, A. C. ; SILVA, M. G. ; VAZ, L. M. ; HAX, V. ; MADRUGA, J. . Tchelinux Pelotas 2019. 2019. (Outro).

DINIZ, C. M. ; PIEPER, L. Z. ; SILVA, M. G. ; YAMIN, A. C. ; MACHADO, N. P. . VI Semana Tecnológica das Engenharias. 2019. (Outro).

DINIZ, C. M. . Coordenador da VI Semana Tecnológica das Engenharias (STE 2019). 2019. (Outro).

DINIZ, C. M. ; GRELLERT, MATEUS . Coordenador da Seção de Pôsteres do IEEE SPS 3rd Seasonal School on Digital Processing of Visual Signals and Applications. 2019. (Outro).

DINIZ, C. M. ; LEITE, B. R. B. A. . Coordenação de Programa do Simpósio Sul de Microeletrônica. 2018. (Congresso).

DINIZ, C. M. ; GRELLERT, MATEUS ; VAZ, L. M. . Tchelinux Pelotas 2018. 2018. (Outro).

DINIZ, C. M. ; FERREIRA, L. ; NETO, F. . Professor responsável da V Semana Tecnológica das Engenharias (STE 2018). 2018. (Outro).

DINIZ, C. M. . Professor responsável do Curso de Software Embarcado em Equipamentos Eletromédicos. 2018. (Outro).

DINIZ, C. M. ; COSTA, E. A. C. . Coordenador de Programa do Simpósio Sul de Microeletrônica. 2017. (Congresso).

DINIZ, C. M. . Coordenador da Seção de Pôsteres do IEEE CASS Rio Grande do Sul Workshop. 2017. (Outro).

DINIZ, C. M. . Coordenador da Semana Tecnológica das Engenharias e da Matemática (STEM). 2017. (Outro).

DINIZ, C. M. . III Semana Tecnológica das Engenharias. 2016. (Outro).

DINIZ, CLAUDIO M. ; ZAFALON, L. ; OLIVEIRA, L. . Hour of Code (Hora do Código). 2015. (Outro).

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Participação em eventos

26th IEEE International Conference on Electronics, Circuits and Systems. Approximate Sum of Absolute Transformed Differences Hardware Accelerator. 2019. (Congresso).

Salão Universitário da UCPel.Avaliação de trabalhos. 2019. (Outra).

20ª Escola Sul de Microeletrônica (EMicro). 2018. (Simpósio).

33 Simpósio Sul de Microeletrônica (SIM).Exploring the Use of Parallel Prefix Adder Topologies into Approximate Adder Circuits. 2018. (Simpósio).

IEEE Latin American Symposium on Circuits & Systems (LASCAS).Exploring Power-Performance-Quality Tradeoff of Approximate Adders for Energy Efficient Sobel Filtering. 2018. (Simpósio).

SEMINÁRIO 2019 - CENÁRIOS, EXPECTATIVAS E OPORTUNIDADES. 2018. (Seminário).

XXXVI Simpósio Brasileiro de Telecomunicações e Processamento de Sinais (SBrT).Semi-automatic Image Processing Algorithm for Cell Counting in Neubauer Chambers. 2018. (Simpósio).

IEEE Latin American Symposium on Circuits and Systems (LASCAS).Low Power Sum of Absolute Differences Architecture Using Novel Hybrid Adder. 2017. (Simpósio).

Salão Universitário - Universidade Católica de Pelotas. Componente da Comissão Avaliadora de Resumos. 2017. (Congresso).

Salão Universitário - Universidade Católica de Pelotas. Componente da Comissão Avaliadora. 2017. (Congresso).

23rd IEEE International Conference on Electronics Circuits and Systems (ICECS). Power-Efficient Sum of Absolute Differences Architecture Using Adder Compressors. 2016. (Congresso).

IEEE International Symposium on Circuits and Systems (ISCAS).Tutorial: High Efficient Video Coding (HEVC): From Applications to Low-power Hardware Design. 2016. (Simpósio).

III Semana Tecnológica das Engenharias.Participante da mesa no painel ?A interação entre Engenharia e Saúde".. 2016. (Outra).

Maratona de Programação da SBC. 2016. (Outra).

O Mercado de TI no RS.Participante do painel. 2016. (Outra).

Salão Universitário - Universidade Católica de Pelotas. Componente da Comissão Avaliadora. 2016. (Congresso).

Videoconferência: Interação Saúde-Engenharia e Vice-Versa: Uma Avenida de Possibilidades. 2016. (Outra).

5th IEEE CASS Rio Grande do Sul Workshop. 2015. (Outra).

Design, Automation and Test in Europe (DATE). A Deblocking Filter Hardware Architecture for the High Efficiency Video Coding Standard. 2015. (Congresso).

Maratona de Programação da SBC. 2015. (Outra).

Palestra do prof. Enrico Magli (Politecnico de Torino): Compressão de Imagens de Satélite. 2015. (Outra).

Salão Universitário (24° Congresso de Iniciação Científica e 14ª Mostra de Pós-graduação). Componente da Comissão Avaliadora. 2015. (Congresso).

IEEE International Conference on Image Processing (ICIP). High-throughput interpolation hardware architecture with coarse-grained reconfigurable datapaths for HEVC. 2013. (Congresso).

1st Advanced School on Microarchitecture (ASM). 2011. (Outra).

44th Annual IEEE/ACM International Symposium on Microarchitecture. 2011. (Simpósio).

IEEE International Symposium on Circuits and Systems (ISCAS).A High Throughput H.264/AVC Intra-Frame Encoding Loop Architecture for HD1080p. 2011. (Simpósio).

17th IEEE International Conference on Electronics, Circuits, and Systems (ICECS). Homogeneity and Distortion-Based Intra Mode Decision Architecture for H.264/AVC. 2010. (Congresso).

23rd Symposium on Integrated Circuits and Systems Design (SBCCI).Performance Enhancement of H.264/AVC Intra Frame Prediction Hardware Using Efficient 4-2 and 5-2 Adder-Compressors. 2010. (Simpósio).

IEEE Latin American Symposium on Circuits and Systems.Comparative Analysis of Parallel SAD Calculation Hardware Architectures for H.264/AVC Video Coding. 2010. (Simpósio).

South Symposium on Microelectronics (SIM). 2010. (Simpósio).

24th South Symposium on Microelectronics (SIM).A Real Time H.264/AVC Main Profile Intra Frame Prediction Hardware Architecture for High Definition Video Coding. 2009. (Simpósio).

23th South Symposium on Microelectronics (SIM).Full-Custom 6T SRAM Design for Motion Compensation Module in H.264/AVC Video Decoder. 2008. (Simpósio).

Chip in the Pampa - SBBCI/SBMICRO/SFORUM. 2008. (Simpósio).

Pré-conferência Temática Microeletrônica e Nanotecnologias. 2008. (Outra).

22th South Symposium on Microelectronics.FPGA Implementation of a DC Motor Controller With a Hardware/Software Approach. 2007. (Simpósio).

Fórum Internacional Centros de Design. 2007. (Outra).

II Semana Integrada de Tecnologia em Computação (SITEC). 2006. (Outra).

International Collegiate Programming Contest (ACM) - Regional da Maratona de Programação.-. 2006. (Outra).

Semana Interna da Engenharia de Computação - SIECOMP.Projeto e Implementação de Leis de Controle para a Plataforma de Reboque da FURG. 2006. (Simpósio).

VIII Escola de Microeletrônica (EMICRO 2006). 2006. (Congresso).

V Mostra de Produção Universitária. Desenvolvimento de um Sistema de Controle para uma Plataforma de Reboque Destinada ao Estudo de Fenômenos Envolvendo a Interação Fluido-Estrutura. 2006. (Congresso).

Fórum Internacional do Software Livre (FISL 6.0). 2005. (Encontro).

International Collegiate Programming Contest (ACM) - Regional da Maratona de Programação.-. 2005. (Outra).

I Semana Integrada de Tecnologia em Computação e Geomática (SITEC). 2005. (Outra).

IV Mostra de Produção Universitária. Compensador de atrito baseado em uma rede neural para o controle de vibrações em estruturas flexíveis. 2005. (Congresso).

XXV Congresso da Sociedade Brasileira de Computação (SBC 2005). 2005. (Congresso).

5 FISL - Fórum Internacional do Software Livre. 2004. (Encontro).

III Mostra de Produção Universitária. Projeto de um sistema de controle para uma antena efetuar o rastreamento de satélites com grande precisão. 2004. (Congresso).

Palestra Gerencial - Empreendedorismo: o 1 Passo para o Sucesso. 2004. (Outra).

SAECOMP - Semana Acadêmica de Engenharia de Computação. 2004. (Outra).

II Mostra de Produção Universitária. Software para o Controle de uma Antena Receptora de Sinais de Satélites Artificiais. 2003. (Congresso).

V Escola de Microeletrônica (EMICRO 2003). 2003. (Congresso).

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Participação em bancas

Aluno: Iago Coelho Storch

PALOMINO, D. M.;DINIZ, C. M.; PORTO, M. S.; AGUIAR, M. S.. Exploração das distorções da projeção ERP para redução de complexidade da codificação de vídeos omnidirecionais. 2020. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: ítalo Dombrowski Machado

ZATT, B.DINIZ, C. M.AGOSTINI, L. V.; ARAUJO, R. M.. RDE-AGMO: Seleção Automática de Pontos de Controle Eficientes para Codificadores HEVC utilizando Algoritmos Genéticos. 2020. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Luiz Henrique De Lorenzi Cancellier

CORRÊA, G.DINIZ, C. M.; WILLRICH, R.; GUNTZEL, J. L. A.. Exploiting Block Size as a Parameter to Reduce Integer Motion Estimation Complexity on HEVC. 2019. Dissertação (Mestrado em Ciências da Computação) - Universidade Federal de Santa Catarina.

Aluno: Jones William Goebel

DINIZ, C. M.; SOARES, R. I.; PORTO, M. S.. Solução Arquitetural para a Decodificação Intraquadro do Padrão de Codificação AV1. 2019. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Betty Braga Gallo

AGUIAR, M. S.;DINIZ, C. M.; ALMEIDA, S. J. M.. Avaliação da Perecibilidade da Carne de Porco Utilizando o Processamento de Imagens Hiperespectrais Multi-Temporal. 2019. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Josias Diego Martins

DINIZ, C. M.COSTA, E. A. C.; SOARES, L. B.;BAMPI, S.. Experimentos em Síntese de Alto Nível Orientada à Minimização de Área e Potência. 2019. Dissertação (Mestrado em Microeletrônica) - Universidade Federal do Rio Grande do Sul.

Aluno: Antonio Henrique de Oliveira Fonseca

DINIZ, C. M.; ESCUDERO, A. P.;SUSIN, Altamiro AmadeuBAMPI, S.. Detection of Ultrasonic Vocalizations from Neonatal Mice Using Machine Learning. 2019. Dissertação (Mestrado em Microeletrônica) - Universidade Federal do Rio Grande do Sul.

Aluno: Matheus Muller Santos

DINIZ, C. M.; BORGES, E. N.;ROSA, Vagner Santos; BUTZEN, P. F.. IoT Tunnel - Uma proposta para mitigar a vulnerabilidade na comunicação de elementos IoT. 2019. Dissertação (Mestrado em Engenharia de Computação) - Universidade Federal do Rio Grande.

Aluno: Pedro Tauã Lopes Pereira

ALMEIDA, S. J. M.;DINIZ, C. M.; SOUZA, E. G.; SOARES, L. B.. Exploração de Arquiteturas Dedicadas com Eficiência Energética para o Filtro de Kalman. 2019. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Rafael da Silva

SILVA, M. G.;DINIZ, C. M.; PORTO, M. S.. VLSI Design of Approximate Interpolation Filters for the Fractional Motion Estimation of HEVC Encoders. 2019. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Felipe Todeschini Bortolon

DINIZ, C. M.; GUNTZEL, J. L. A.; RIBAS, R. P.;BAMPI, S.; MORAES, F. G.. Static Noise Margin Analysis for CMOS Logic Cells in Near-Threshold. 2018. Dissertação (Mestrado em Microeletrônica) - Universidade Federal do Rio Grande do Sul.

Aluno: MARCEL MOSCARELLI CORRÊA

DINIZ, C. M.CORRÊA, G.; MARQUES, F. S.;AGOSTINI, Luciano Volcan. Exploração no Espaço de Projeto da Predição Intraquadro do Padrão HEVC de Codificação de Vídeos. 2017. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Anderson Afonso Cardozo

FLEISCHMANN, A. M. P.;DINIZ, C. M.; YAMIN, A. C.. Uma Abordagem de Fog Computing para o Subsistema de Reconhecimento de Contexto e Adaptação do Middleware EXEHDA. 2017. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Maurício Madruga de Azevedo

LOPES, J. L. B.;DINIZ, C. M.; YAMIN, A. C.. Descoberta de Recursos para o Middleware EXEHDA na Perspectiva da Internet das Coisas. 2017. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Vagner Guidotti Furtado

DINIZ, C. M.; NOSKOSKI, O. A.; ALMEIDA, S. J. M.. Aplicação de Circuitos Divisores na Arquitetura de Filtragem Adaptativa Baseada no Algoritmo NLMS. 2017. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Wagner Ishizaka Penny

DINIZ, C. M.; MARQUES, F. S.; MATTOS, J. C. B.;ZATT, B.; PORTO, M. S.;AGOSTINI, Luciano Volcan. Controlador de Energia para o Codificador HEVC Baseado em Frentes de Pareto. 2016. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Ruhan Ávila Conceição

DINIZ, C. M.; SOARES, R. I.; TAVARES, T. A.;AGOSTINI, Luciano VolcanZATT, B.; PORTO, M. S.. Early Skip/DIS: Uma Heurística para Redução de Complexidade no Codificador de Mapas de Profundidade do 3D-HEVC. 2016. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Andrea Veronica González

BRISOLARA, L. B.;DINIZ, C. M.; MATTOS, J. C. B.. Redes de sensores com nodos móveis: investigando efeitos da mobilidade na cobertura de sensoriamento e no balanceamento de carga. 2016. Dissertação (Mestrado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: [Nome removido após solicitação do usuário]

YAMIN, A. C.; BOIS, A. R.;DINIZ, C. M.. Ciência de Situação na IoT: Uma Arquitetura Explorando Processamento Híbrido de Contexto. 2016. Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Roger Endrigo Carvalho Porto

PORTO, M. S.;AGOSTINI, Luciano Volcan; ROMA, N. F. V.; YAMIN, A. C.;DINIZ, C. M.; PALOMINO, D. M.; AFONSO, V.. Exploração de Computação Aproximada no Projeto de Hardware Dedicado de Baixo Consumo para a Codificação de Vídeo em Dispositivos Móveis. 2020. Tese (Doutorado em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Ismael Seidel

GUNTZEL, J. L. A.; ROMA, N. F. V.; WILLRICH, R.;DINIZ, C. M.; CORREA, G. R.. Exploiting SATD Properties to Reduce Energy in Video Coding. 2019. Tese (Doutorado em Ciências da Computação) - Universidade Federal de Santa Catarina.

Aluno: Eduarda Rodrigues Monteiro

PORTO, M. S.;SUSIN, Altamiro AmadeuDINIZ, C. M.. Caracterização Energética da Codificação de Vídeo de Alta Eficiência (HEVC) em Processador de Propósito Geral. 2017. Tese (Doutorado em Computação) - Universidade Federal do Rio Grande do Sul.

Aluno: Daniel Munari Vilchez Palomino

DINIZ, C. M.; KASTENSMIDT, F. G. L.; REIS, R. A. L.; JACOBI, R. P.;SUSIN, Altamiro Amadeu. Application-driven Temperature-Aware Solutions for Video Coding. 2017. Tese (Doutorado em Computação) - Universidade Federal do Rio Grande do Sul.

Aluno: Mário Roberto Freitas Saldanha

AGOSTINI, Luciano VolcanDINIZ, C. M.PALOMINO, D.; CORREA, G. R.. Um estudo sobre os algoritmos e as funcionalidades do padrão emergente Versatile Video Coding. 2019. Exame de qualificação (Doutorando em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Henrique Bestani Seidel

YAMIN, A. C.;DINIZ, C. M.COSTA, E. A. C.. Exploração de Arquiteturas de Transformada Wavelet de baixa Dissipação de Potência para o Processamento de Sinais de ECG. 2020. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Fernando Ferreira Lucas

DINIZ, C. M.; ALMEIDA, S. J. M.; SOUZA, E. G.. Simulação de efeitos de transitório em sistemas elétricos de potência. 2019. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Matheus Müller dos Santos

DINIZ, C. M.; BORGES, E. N.;ROSA, Vagner Santos; BUTZEN, P. F.. IoT Tunnel - Uma proposta para mitigar a vulnerabilidade na comunicação de elementos IoT. 2019. Exame de qualificação (Mestrando em Engenharia de Computação) - Universidade Federal do Rio Grande.

Aluno: Vanessa Berwaldt Santos

MOREIRA, F. P.; SILVA, R. A.;DINIZ, C. M.. Uso de Avatar Digital como Metodologia de Facilitação da Aproximação Social da Criança Autista com o Psicopedagogo. 2019. Exame de qualificação (Mestrando em Saúde e Comportamento) - Universidade Católica de Pelotas.

Aluno: Matheus Fuhrmann Stigger

PALOMINO, D. M.; SILVA, M. G.;DINIZ, C. M.. Arquiteturas de Hardware para o Cálculo da Soma das Diferenças Transformadas Absolutas Usando Computação Aproximada. 2019. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Rafael da Silva

SILVA, M. G.;DINIZ, C. M.; AFONSO, V.. VLSI Design of Approximate Interpolation Filters for the Fractional Motion Estimation of HEVC Encoders. 2019. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Luciano Carvalho Ayres

ALMEIDA, S. J. M.;DINIZ, C. M.; SILVA, M. G.. Exploração da Decomposição de Imagens Hiperespectrais em Múltiplas Escalas para Eficiência na Separação Espectral. 2019. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Pedro Tauã Lopes Pereira

ALMEIDA, S. J. M.;DINIZ, C. M.; SOUZA, E. G.. Exploração de Arquiteturas Dedicadas com Eficiência Energética para o Filtro de Kalman. 2019. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Iago Coelho Storch

Palomino, DanielDINIZ, C. M.; PORTO, M. S.. Uma técnica multi-abordagens para a redução de complexidade da codificação de vídeos omnidirecionais. 2019. Exame de qualificação (Mestrando em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Murilo Roschildt Perleberg

PORTO, M. S.;DINIZ, C. M.; ROSA JR, L.. Hardware Dedicado de Alto Desempenho para a Estimação de Movimento Contendo Estratégias de Reuso de Dados. 2019. Exame de qualificação (Mestrando em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Mateus Santos de Melo

ZATT, B.DINIZ, C. M.; ROSA JR, L.. Codificação de vídeo com transformada DCT tridimensional. 2019. Exame de qualificação (Mestrando em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Miguel Ribes Weirich

DINIZ, C. M.; GRELLERT, MATEUS;COSTA, E. A. C.. Implementação de um Operador de Mapeamento de Tons para Conversão de Vídeos HDR. 2018. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Betty Braga Gallo

DINIZ, C. M.; GRELLERT, MATEUS; ALMEIDA, S. J. M.. Processamento de Séries Temporais em Imagens Hiperespectrais TS-HSI. 2018. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Rafaela Monteiro Soares

DINIZ, C. M.; ALMEIDA, S. J. M.; NASCIMENTO, C. D.. Estudo da Influência do Implante de Silicone em Imagens Mamográficas Utilizando Técnicas de Processamento de Imagem. 2018. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Felipe Lemões Haertel

DINIZ, C. M.COSTA, E. A. C.; YAMIN, A. C.. Interações no Projeto HELIX: Uma Abordagem Explorando SIoTs Cientes de Contexto. 2018. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Aminadabe dos Santos Pires Soares

ALMEIDA, S. J. M.;DINIZ, C. M.; SOUZA, E. G.. Caracterização de Atividade de Voz em Ambientes Ruidosos. 2017. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Luis Frederico Tokumoto Sequeira

DINIZ, C. M.; ALMEIDA, S. J. M.;COSTA, E. A. C.. Implementação de Transformadas Eficientes para Novos Padrões de Codificação de Vídeo. 2017. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Maicon Robe Ferreira

DINIZ, C. M.COSTA, E. A. C.; ALMEIDA, S. J. M.. Estimação de Frequência em Sistemas Elétricos de Potência Utilizando a Filtragem Adaptativa. 2017. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Julio Francisco Rocha de Oliveira

DINIZ, C. M.; ALMEIDA, S. J. M.;COSTA, E. A. C.. Operadores Aritméticos Aproximados para Filtros de Processamento de Imagens. 2016. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Anderson Afonso Cardozo

YAMIN, A. C.;DINIZ, C. M.; FLEISCHMANN, A. M. P.. Uma Abordagem de Fog Computing para o Subsistema de Reconhecimento de Contexto e Adaptação do Middleware EXEHDA. 2016. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Renato Hartwig Neuenfeld

COSTA, E. A. C.DINIZ, C. M.; ALMEIDA, S. J. M.. Otimização de Estruturas de Borboletas para Arquitetura de Transformada Rápida de Fourier de Baixa Dissipação de Potência. 2016. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Maurício Madruga de Azevedo

YAMIN, A. C.;DINIZ, C. M.; REISER, R. H. S.. Uma Proposta de Descoberta de Recursos na Perspectiva da Internet das Coisas para o Middleware EXEHDA. 2016. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Cleiton da Gama Garcia

DINIZ, C. M.COSTA, E. A. C.; YAMIN, A. C.. Projeto HELIX: Provendo acessibilidade de PCDVs através da SIoT. 2016. Exame de qualificação (Mestrando em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas.

Aluno: Carlos Eduardo Reis Urban

ALMEIDA, S. J. M.; SOUZA, E. G.;DINIZ, C. M.. Exploração do filtro de Gabor em imagens médicas usando o algoritmo CORDIC. 2018. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Católica de Pelotas.

Aluno: Rociele da Silveira Prietsch

YAMIN, A. C.;DINIZ, C. M.; GARCIA, C. G.. HELIX-NC: Explorando ciência de contexto na rede de cuidadores do HELIX. 2018. Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação) - Universidade Católica de Pelotas.

Aluno: Rafael Gouvêa Schulte

MERTINS, L. E.; ECHEVARRIA, M. G.;DINIZ, C. M.. AUTO STATION: uma ferramenta para testes de software automatizados. 2018. Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação) - Universidade Católica de Pelotas.

Aluno: Danien Leyes Lopes

DINIZ, C. M.; FRANCO, D. T.; PAIM, G.. Acelerador de hardware dedicado para a transformada discreta dos cossenos direta e inversa compatível com múltiplos padrões de codificação de vídeo. 2017. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Federal de Pelotas.

Aluno: Gustavo Buss Guido

DINIZ, C. M.; NASCIMENTO, C. D.; OLIVEIRA, L. S.. Controle de processo com tecnologia mobile. 2017. Trabalho de Conclusão de Curso (Graduação em Engenharia Elétrica) - Universidade Católica de Pelotas.

Aluno: Pablo Guastuci Lopes

FONSECA, M. B.DINIZ, C. M.; FRANCO, D. T.. Estudo de uma Câmara Digital Baseada em FPGA. 2016. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Federal de Pelotas.

Aluno: Guilherme Pereira Paim

FRANCO, D. T.;ZATT, B.DINIZ, C. M.COSTA, E.. Arquitetura Multipadrão para a Estimação de Movimento Fracionária para os padrões HEVC e H.264/AVC. 2015. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Federal de Pelotas.

Aluno: Miguel Ribes Weirich

DINIZ, C. M.; GARCIA, C. G.;COSTA, E.; OLIVEIRA, L. S.. Estação Meteorológica Automática de Baixo Custo. 2015. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Católica de Pelotas.

Aluno: Léo dos Santos Ribeiro

DINIZ, C. M.; OLIVEIRA, L. S.;COSTA, E.; GARCIA, C. G.. Estudo de Implementação de Manipulador Robótico de Baixo Custo. 2015. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Católica de Pelotas.

Aluno: Mário Roberto de Freitas Saldanha

MARQUES, F. S.;DINIZ, C. M.. Esquema para Redução da Complexidade e Energia na Predição de Mapas de Profundidade do Padrão 3D-HEVC. 2015. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade Federal de Pelotas.

Aluno: Guilherme Povala

MARQUES, F. S.;DINIZ, C. M.. Redução de Acesso à Memória Externa na Codificação de Vídeos UHD Utilizando Compressão de Quadros de Referência. 2015. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade Federal de Pelotas.

Aluno: Lucas Soares da Costa

DINIZ, C. M.; GARCIA, C. G.;COSTA, E.; ALMEIDA, S. J. M.. Prevenção de Erros Médicos com RFID e Código de Barras em Bombas de Infusão. 2015. Trabalho de Conclusão de Curso (Graduação em Engenharia Eletrônica) - Universidade Católica de Pelotas.

Aluno: Cássio Rodrigo Cristani

AGOSTINI, L. V.; PORTO, M.;ZATT, B.; PILLA, M. L.; AFONSO, V.;DINIZ, C. M.. Investigação da Estimação de Movimento para o Novo Codificador de Vídeo HEVC em Vídeos de Ultra Alta Definição. 2014. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade Federal de Pelotas.

Aluno: Ruhan Avila da Conceição

AGOSTINI, L. V.ZATT, B.ROSA, Vagner SantosDINIZ, C. M.; MATTOS, J. C. B.. Uma Solução Hardware/software Para O Filtro ALF Do Padrão HEVC. 2014. Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação) - Universidade Federal de Pelotas.

Aluno: Gustavo Freitas Sanchez

AGOSTINI, Luciano Volcan; PORTO, M. S.; SOARES, R. I.; JESKE, R.;DINIZ, C. M.. Implementação e Análise de Algoritmos para a Estimação de Movimento em Vídeos de Alta Definição no Padrão Emergente HEVC. 2012. Trabalho de Conclusão de Curso (Graduação em COMPUTAÇÃO) - Universidade Federal de Pelotas.

Aluno: Daniel Munari Vinchez Palomino

ARAUJO, R.; ROSA JR, L.;DINIZ, C. M.AGOSTINI, Luciano Volcan. Desenvolvimento e Implementação em Hardware de Heurísticas Rápidas Para o Módulo de Decisão de Modo do Padrão H.264/AVC de Codificação de Vídeo. 2011. Trabalho de Conclusão de Curso (Graduação em Ciência da Computação) - Universidade Federal de Pelotas.

DINIZ, C. M.; PEREZ, F.; ALMEIDA, S. J. M.;COSTA, E. A. C.. Banca Avaliadora do Conteúdo Técnico e Didático - Processo Seletivo para Docente no Centro de Ciências Sociais e Tecnológicas, do Mestrado em Engenharia Eletrônica e Computação da Universidade Católica de Pelotas - Edital N 007/2018. 2018. Universidade Católica de Pelotas.

DINIZ, C. M.; PEREZ, F.;COSTA, E. A. C.; ALMEIDA, S. J. M.. Banca Avaliadora do Conteúdo Técnico e Didático - Processo Seletivo para Docente no Centro de Ciências Sociais e Tecnológicas, do Mestrado em Engenharia Eletrônica e Computação da Universidade Católica de Pelotas - Edital N 060/2018. 2018. Universidade Católica de Pelotas.

DINIZ, C. M.; FELIX, L. S.; GONCALVES JUNIOR, J. A.; NUNES, T.. Banca avaliadora do edital de seleção de empresas e projetos para o Centro de Incubação de Empresas da Região (CIEMSUL). 2018. Universidade Católica de Pelotas.

FELIX, L. S.; NUNES, T.;DINIZ, C. M.; KLINGER, C. P.; BROD, R. D.. Banca avaliadora do edital de seleção de empresas e projetos para o Centro de Incubação de Empresas da Região (CIEMSUL). 2018. Universidade Católica de Pelotas.

COSTA, E. A. C.; CASTRO, A. R. M.;DINIZ, C. M.; YAMIN, A. C.. Banca Avaliadora do Conteúdo Técnico e Didático - Processo Seletivo para Docente no Centro de Ciências Sociais e Tecnológicas da Universidade Católica de Pelotas - Edital N 114/2016. 2016. Universidade Católica de Pelotas.

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Comissão julgadora das bancas

Fernanda Gusmão de Lima Kastensmidt

BAMPI, S.;KASTENSMIDT, F. L.. Arquitetura de Hardware Dedicada para a Predição Intra-Quadro em Codificadores do Padrão H.264/AVC de Compressão de Vídeo. 2009. Dissertação (Mestrado em PPGC - Programa de Pós Graduação em Computação UFRGS) - Universidade Federal do Rio Grande do Sul.

Eduardo Antonio César da Costa

COSTA, E. A. C.REIS, R.; SUZIM, A. A.. Dedicated and Reconfigurable Hardware Accelerators for High Efficiency Video Coding Standard. 2014. Exame de qualificação (Doutorando em PPGC - Programa de Pós Graduação em Computação UFRGS) - Universidade Federal do Rio Grande do Sul.

José Luis Almada Guntzel

LUBASZEWSKI, Marcelo SoaresKASTENSMIDT, Fernanda Gusmão de LimaGÜNTZEL, J. L. A.; SUSIN, Altamiro Amadeu. Arquitetura de Hardware Dedicada para a Predição Intra-Quadro em Codificadores do Padrão H.264/AVC. 2009. Dissertação (Mestrado em PPGC - Programa de Pós Graduação em Computação UFRGS) - Universidade Federal do Rio Grande do Sul.

Bruno Zatt

ZATT, B; Susin, Altamiro;ROSA, V. S.; REIS, R. A. L.; BAMPI, S. Dedicated and Reconfigurable Hardware Accelerators for High Efficiency Video Coding Standard. 2015. Tese (Doutorado em Computação) - Universidade Federal do Rio Grande do Sul.

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Orientou

Daiane Fonseca Freitas

Arquitetura de hardware para o filtro de interpolação de pixel fracionário do padrão AV1; Início: 2020; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; (Orientador);

Maigui Farias Souza

Em definição; Início: 2020; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas; (Orientador);

Giovane Gomes Silva

Arquitetura de Hardware para o Filtro de Interpolação de Pixel Fracionário do Padrão de Codificação de Vídeo Emergente Versatile Video Coding; Início: 2019; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; (Orientador);

Mateus Parker Porto

Título em definição; Início: 2019; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas; (Orientador);

Augusto da Rosa Muniz

Sistema Embarcado de Contagem de Células em Imagens Digitais (título provisório); Início: 2017; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; (Orientador);

Rafael dos Santos Ferreira

Arquiteturas de hardware aproximadas para codificação de vídeo; Início: 2018; Tese (Doutorado em COMPUTAÇÃO) - Universidade Federal de Pelotas; (Coorientador);

Victor Hugo Da Silveira Lima

Arquitetura de hardware configurável para a Soma das Diferenças Transformadas Absolutas; Início: 2020; Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação) - Universidade Católica de Pelotas; (Orientador);

Bruno Lopes Soares

Implementação de um sistema de codificação de vídeo no padrão HEVC em plataforma FPGA; Início: 2019; Iniciação científica (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas; (Orientador);

Victor Hugo Da Silveira Lima

Algoritmos e arquiteturas de hardware para a Soma das Diferenças Transformadas Absolutas usando Computação Aproximada; Início: 2018; Iniciação científica (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Conselho Nacional de Desenvolvimento Científico e Tecnológico; (Orientador);

Matheus Fuhrmann Stigger

Arquiteturas de Hardware para o Cálculo da Soma das Diferenças Transformadas Absolutas Usando Computação Aproximada; 2018; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas,; Orientador: Claudio Machado Diniz;

Lucas Soares da Costa

Algoritmo para Contagem de Células do Tipo Fibroblastos NIH/3T3 em Câmara de Neubauer Utilizando Processamento Digital de Imagens; 2016; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; Orientador: Claudio Machado Diniz;

Rafael dos Santos Ferreira

Arquiteturas de Hardware de Baixa Potência para Codificação de Vídeo usando Operadores Aritméticos de Codificação Híbrida; 2015; Dissertação (Mestrado em Engenharia Eletrônica e Computação) - Universidade Católica de Pelotas, Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; Orientador: Claudio Machado Diniz;

Matheus Fuhrmann Stigger

Arquitetura de Hardware Aproximada para o Cálculo da Soma das Diferenças Transformadas Absolutas; 2017; Trabalho de Conclusão de Curso; (Graduação em Engenharia de Computação) - Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

Felipe Vogel Dalcin

A Deblocking Filter Hardware Architecture for High Efficiency Video Coding; 2014; Trabalho de Conclusão de Curso; (Graduação em Engenharia de Computação) - Universidade Federal do Rio Grande do Sul; Orientador: Claudio Machado Diniz;

Filipe Posteral Silva

Performance and Coding Efficiency Evaluation of HEVC Parallelization Strategies; 2014; Trabalho de Conclusão de Curso; (Graduação em Engenharia de Computação) - Universidade Federal do Rio Grande do Sul; Orientador: Claudio Machado Diniz;

Matheus Kern Protzen

Processamento de imagens em sistemas embarcados; 2019; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Programa de Bolsas de Iniciação Científica - UCPel; Orientador: Claudio Machado Diniz;

Lucas Pereira Ferreira

Processamento de imagens em sistemas embarcados; 2019; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Programa de Bolsas de Iniciação Científica da UCPel; Orientador: Claudio Machado Diniz;

Giovane Gomes Silva

Sistemas embarcados para processamento de imagens biológicas; 2018; Iniciação Científica; (Graduando em Engenharia Elétrica) - Universidade Católica de Pelotas, Programa de Bolsas de Iniciação Científica - UCPel; Orientador: Claudio Machado Diniz;

Karen Rediess Müller Sória

Avaliação de softwares de codificação de vídeo; 2017; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

Matheus Fuhrmann Stigger

Arquiteturas de Hardware para módulos de Codificação de Vídeo; 2017; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Claudio Machado Diniz;

Sara Prestes Ritta

Avaliação de Ferramentas Paralelas para Codificação de Vídeo no Padrão HEVC (High Efficiency Video Coding); 2016; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

Gustavo Kickhofel Ribes

Codificação de Vídeo no Padrão HEVC (High Efficiency Video Coding); 2016; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

Sara Prestes Ritta

Desenvolvimento de sistemas embarcados usando Arduino; 2016; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Claudio Machado Diniz;

Thayná Almeida da Rosa de Oliveira

Avaliação de softwares de codificação de vídeo; 2016; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

Matheus Fuhrmann Stigger

Arquitetura de Hardware com Configuração de Aproximação para o Cálculo da Soma das Diferenças Transformadas Absolutas; 2016; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Católica de Pelotas, Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul; Orientador: Claudio Machado Diniz;

Matheus Fuhrmann Stigger

Supervisão de estágio curricular obrigatório: instalação e configuração de softwares de projeto de circuitos integrados da Cadence; 2017; Orientação de outra natureza; (Engenharia de Computação) - Universidade Católica de Pelotas; Orientador: Claudio Machado Diniz;

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Foi orientado por

Sebastião Cícero Pinheiro Gomes

Controle de atuadores de corrente contínua a partir de programação de FPGA; 2006; 68 f; Trabalho de Conclusão de Curso; (Graduação em Engenharia de Computação) - Universidade Federal do Rio Grande; Orientador: Sebastião Cícero Pinheiro Gomes;

Sebastião Cícero Pinheiro Gomes

Aplicação de técnicas de inteligência artificial para o controle de robôs flexíveis; 2006; 0 f; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Federal do Rio Grande; Orientador: Sebastião Cícero Pinheiro Gomes;

Sebastião Cícero Pinheiro Gomes

Desenvolvimento de um compensador de atrito para atuadores robóticos baseado em redes neuras artificiais; 2005; 0 f; Iniciação Científica; (Graduando em Engenharia de Computação) - Universidade Federal do Rio Grande, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Sebastião Cícero Pinheiro Gomes;

Sergio Bampi

Dedicated and reconfigurable hardware accelerators for high efficiency video coding standard; 2015; Tese (Doutorado em Computação) - Universidade Federal do Rio Grande do Sul, Conselho Nacional de Desenvolvimento Científico e Tecnológico; Orientador: Sergio Bampi;

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Produções bibliográficas

  • DINIZ, CLÁUDIO MACHADO ; ROCHA, LEANDRO MATEUS GIACOMINI ; PAIM, GUILHERME ; ABREU, BRUNNO ALVES ; COSTA, EDUARDO EDUARDO ANTÔNIO DA ; Bampi, Sergio ; GRELLERT, MATEUS . Exploring Absolute Differences Arithmetic Operators for Power and Area-Efficient SAD Hardware Architectures. JICS. JOURNAL OF INTEGRATED CIRCUITS AND SYSTEMS (ED. PORTUGUÊS) , v. 15, p. 1-9, 2020.

  • SOARES, LEONARDO BANDEIRA ; DA ROSA, MORGANA MACEDO AZEVEDO ; DINIZ, CLAUDIO MACHADO ; DA COSTA, EDUARDO ANTONIO CESAR ; Bampi, Sergio . Design Methodology to Explore Hybrid Approximate Adders for Energy-Efficient Image and Video Processing Accelerators. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS , v. 66, p. 1-14, 2019.

  • ROSA, M. M. A. ; SILVEIRA, B. ; SOARES, L. B. ; DINIZ, C. M. ; COSTA, E. A. C. . Exploiting Parallel Prefix Adders in the Approximate Adders for Low-Power SAD Metric. REVISTA JUNIOR DE INICIAÇÃO CIENTÍFICA EM CIÊNCIAS EXATAS E ENGENHARIA , v. 1, p. 10-16, 2018.

  • SILVEIRA, BIANCA ; PAIM, GUILHERME ; ABREU, BRUNNO ; GRELLERT, MATEUS ; DINIZ, CLAUDIO MACHADO ; DA COSTA, EDUARDO ANTONIO CESAR ; Bampi, Sergio . Power-Efficient Sum of Absolute Differences Hardware Architecture Using Adder Compressors for Integer Motion Estimation Design. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS. I, REGULAR PAPERS (ONLINE) , v. PP, p. 1-12, 2017.

  • DINIZ, CLÁUDIO MACHADO ; FONSECA, MATEUS BECK ; DA COSTA, EDUARDO ANTONIO CÉSAR ; Bampi, Sergio . Evaluating the use of adder compressors for power-efficient HEVC interpolation filter architecture. ANALOG INTEGRATED CIRCUITS AND SIGNAL PROCESSING (DORDRECHT. ONLINE) , v. 89, p. 111-120, 2016.

  • DINIZ, CLAUDIO M. ; SHAFIQUE, MUHAMMAD ; Bampi, Sergio ; HENKEL, JORG . A Reconfigurable Hardware Architecture for Fractional Pixel Interpolation in High Efficiency Video Coding. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems , v. 34, p. 238-251, 2015.

  • MONTEIRO, E. R. ; VIZZOTTO, B. B. ; DINIZ, C. M. ; MAULE, M. ; ZATT, B. ; BAMPI, S. . Parallelization of Full Search Motion Estimation Algorithm for Parallel and Distributed Platforms. International Journal of Parallel Programming , v. 42, p. 239-264, 2014.

  • DINIZ, C. M. ; Corrêa, Guilherme ; Palomino, Daniel ; Bampi, Sergio ; Agostini, Luciano . Low-Complexity Hierarchical Mode Decision Algorithms Targeting VLSI Architecture Design for the H.264/AVC Video Encoder. VLSI Design , v. 2012, p. 1-20, 2012.

  • PALOMINO, D. M. ; CORRÊA, G. ; DINIZ, C. M. ; AGOSTINI, L. V. ; BAMPI, Sérgio ; SUSIN, A. . Algorithm and Hardware Design of a Fast Intra Frame Mode Decision Module for H.264/AVC Encoders. International Journal of Reconfigurable Computing (Print) , v. 2012, p. 813023-10, 2012.

  • WALTER, F. ; DINIZ, C. M. ; Bampi, Sergio . Synthesis and Comparison of Low-Power High-Throughput Architectures for SAD Calculation. Analog Integrated Circuits and Signal Processing , v. 73, p. 873-884, 2012.

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Outras produções

DINIZ, C. M. . Software embarcado para o controle de posicionamento da plataforma de reboque da FURG. 2006.

DINIZ, C. M. . Software embarcado para o controle do posicionamento de uma antena receptora de sinais HRPT (High-Resolution Picture Transmition) de satélites artificiais. 2005.

DINIZ, C. M. . Parecer de artigo para o periódico Microprocessors and Microsystems. 2020.

DINIZ, C. M. . Parecer de artigo para o periódico Microprocessors and Microsystems. 2020.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Design & Test. 2020.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems I: Regular Papers. 2020.

DINIZ, C. M. . Membro do Comitê de Programa do XXXIII Concurso de Teses e Dissertações (CTD) do CSBC (Congresso da Sociedade Brasileira de Computação). 2020.

DINIZ, C. M. . Membro do Program Committee do 33rd Symposium on Integrated Circuit and Systems Design (SBCCI 2020) - parecer de 4 artigos. 2020.

DINIZ, C. M. . Membro do Program Committee do 10th Workshop on Circuits and System Design (WCAS 2020) - parecer de 3 artigos. 2020.

DINIZ, C. M. . Membro do Program Committee do 20th Microelectronics Students Forum (SForum 2020). 2020.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems I: Regular papers. 2019.

DINIZ, C. M. . Membro do Program Committe do 32nd Symposium on Circuits and Systems Design (SBCCI) - parecer de 5 artigos. 2019.

DINIZ, C. M. . Revisor externo da IEEE International Symposium on Circuits and Systems (ISCAS). 2019.

DINIZ, C. M. . Membro do comitê de programa do 34 Simpósio Sul de Microeletrônica (SIM) - parecer de 3 artigos. 2019.

DINIZ, C. M. . Membro de Program Committe - XIX Microelectronics Students Forum (SForum) - parecer de 2 artigos. 2019.

DINIZ, C. M. . Membro do Program Committe do 9th Workshop on Circuits and System Design (WCAS) - parecer de 2 artigos. 2019.

DINIZ, C. M. . Parecer de 1 artigo para o periódico IEEE Design & Test. 2019.

DINIZ, C. M. . Parecer de 1 artigo para o periódico Microprocessors and Microsystems (Elsevier). 2019.

DINIZ, C. M. . Parecer de 1 artigo para o periódico Integration, the VLSI Journal. 2019.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems I: Regular Papers. 2019.

DINIZ, C. M. . Revisor externo da IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2019 - parecer de 3 artigos. 2019.

DINIZ, C. M. . Revisor externo do 2nd IEEE International Conference on Artificial Intelligence Circuits and Systems (AICAS) - parecer de 1 artigo. 2019.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems I: Regular Papers. 2019.

DINIZ, C. M. . Componente da Comissão Avaliadora de Resumos do Salão Universitário da Universidade Católica de Pelotas. 2019.

DINIZ, C. M. . Componente da Comissão Avaliadora do Salão Universitário da Universidade Católica de Pelotas. 2019.

DINIZ, C. M. . Revisor externo da 17th IEEE International NEWCAS Conference - parecer de 4 artigos. 2019.

DINIZ, C. M. ; LEITE, B. R. B. A. . Coordenação de Programa do Simpósio Sul de Microeletrônica. 2018.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2018.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2018.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2018.

DINIZ, C. M. . Parecer de 4 artigos para o 33 Simpósio Sul de Microeletrônica. 2018.

DINIZ, C. M. . Parecer de 1 artigo para o periódico Microprocessors and Microsystems (Elsevier). 2018.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2018.

DINIZ, C. M. . Parecer de um artigo para a conferência 16th IEEE International NEWCAS Conference. 2018.

DINIZ, C. M. . Membro do Technical Program Committee do 31st Symposium on Integrated Circuits and Systems Design (SBCCI) - parecer de 4 artigos. 2018.

DINIZ, C. M. . Membro do Technical Program Committee do XVIII Microelectronics Students Forum - parecer de 2 artigos. 2018.

DINIZ, C. M. . Membro do Technical Program Committee do 8th Workshop on Circuits and System Design - parecer de 2 artigos. 2018.

DINIZ, C. M. . Parecer de 1 artigo para o periódico Microprocessors and Microsystems (Elsevier). 2018.

DINIZ, C. M. . Componente da Comissão Avaliadora de Resumos do Salão Universitário da Universidade Católica de Pelotas. 2018.

DINIZ, C. M. . Parecer de 1 artigo para o periódico IEEE Transactions on Circuits and Systems I: Regular papers. 2018.

DINIZ, C. M. . Parecer de 1 artigo para o periódico Signal Processing: Image Communication. 2018.

DINIZ, C. M. . Parecer de 2 artigos para o IEEE International Symposium on Circuits and Systems (ISCAS). 2018.

DINIZ, C. M. . Parecerista dos cursos de Engenharia da Computação da Avaliação de Cursos Superiores do Guia do Estudante (GE). 2018.

DINIZ, C. M. ; ARAUJO, R. M. ; PIAS, M. R. . Elaboração de Projeto Pedagógico de Curso de Especialização Lato Sensu em Ciência de Dados - Universidade Católica de Pelotas. 2018.

LEON, E. B. ; DINIZ, C. M. . Elaboração de Projeto de criação de curso de extensão - Introdução ao Desenvolvimento de Jogos Digitais com Unity3D. 2018.

DINIZ, C. M. ; YAMIN, A. C. ; ZAFALON, L. . Elaboração de Projeto Pedagógico do Curso Superior de Tecnologia em Análise e Desenvolvimento de Sistemas - EaD - UCPel. 2018.

DINIZ, C. M. ; YAMIN, A. C. ; ZAFALON, L. . Elaboração de Projeto Pedagógico do Curso Superior de Tecnologia em Redes de Computadores - EaD - UCPel. 2018.

DINIZ, C. M. . Parecer de 1 artigo para o periódico IEEE Design & Test. 2018.

DINIZ, C. M. . Membro do Comitê de Avaliação do Edital interno UERGS ProPPG 13/2016. 2017.

DINIZ, C. M. ; COSTA, E. A. C. . Coordenação de Programa do Simpósio Sul de Microeletrônica. 2017.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2017.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Multimedia. 2017.

DINIZ, C. M. . Membro do Comitê de Programa do IEEE Latin American Symposium on Circuits and Systems (LASCAS) 2018 - parecer de 3 artigos. 2017.

DINIZ, C. M. . Parecer de um artigo para o simpósio IEEE International Symposium on Circuits and Systems (ISCAS) 2018. 2017.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2017.

DINIZ, C. M. . Componente da Comissão Avaliadora de Resumos do Salão Universitário da Universidade Católica de Pelotas. 2017.

DINIZ, C. M. . Componente da Comissão Avaliadora do Salão Universitário da Universidade Católica de Pelotas. 2017.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2016.

DINIZ, C. M. . Membro do Technical Program Committee: IBERCHIP 2016. 2016.

DINIZ, C. M. . Pareceres de artigos para a conferência IEEE International Conference on Electronics Circuits and Systems (ICECS). 2016.

DINIZ, C. M. . Parecer de artigo para o periódico IET Computers & Digital Techniques. 2016.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Very Large Scale Integration Systems. 2016.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2016.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2016.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Circuits and Systems for Video Technology. 2016.

DINIZ, C. M. . Parecer de artigo para o periódico Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2016.

DINIZ, C. M. . Revisor de trabalhos (Pôster) - IEEE CASS Rio Grande do Sul Workshop. 2016.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2015.

DINIZ, C. M. . Pareceres de artigos para a conferência IEEE International NEW Circuits and Systems Conference (NEWCAS). 2015.

DINIZ, C. M. . Pareceres de artigos para a conferência IEEE International Conference on Computer Design (ICCD). 2015.

DINIZ, C. M. . Pareceres de artigos para a conferência IEEE International Conference on Electronics, Circuits and Systems (ICECS). 2015.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Multimedia. 2015.

DINIZ, C. M. . Parecer de artigo para o periódico IEEE Transactions on Multimedia. 2015.

DINIZ, C. M. . Parecer de artigo para o periódico IET Circuits, Devices & Systems. 2015.

DINIZ, C. M. . Revisor de artigos do IEEE/ACM Design, Automation & Test in Europe (DATE) Conference. 2014.

DINIZ, C. M. . Revisor de artigos - IEEE International Conference on Computer Design (ICCD). 2014.

DINIZ, C. M. . Revisor de artigos do Asia and South Pacific Design Automation Conference (ASP-DAC). 2014.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2014.

DINIZ, C. M. . Revisor de artigos do International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation (SAMOS). 2013.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2013.

DINIZ, C. M. . Revisor de artigos do IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC). 2012.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2012.

DINIZ, C. M. . Revisor de artigos do IEEE Latin American Symposium on Circuits and Systems (LASCAS). 2011.

DINIZ, C. M. . Membro do Comitê de Programa do Simpósio Sul de Microeletrônica. 2011.

DINIZ, C. M. . Revisor de artigos do IEEE International Conference on Electronics Circuits and Systems (ICECS). 2010.

DINIZ, C. M. . Revisor de artigos do Simpósio Sul de Microeletrônica. 2010.

DINIZ, C. M. . Revisor de artigos do Simpósio Sul de Microeletrônica. 2009.

DINIZ, C. M. . Revisor de artigos do Simpósio Sul de Microeletrônica. 2008.

DINIZ, C. M. . Entrevista sobre o curso de Engenharia de Computação. 2019. (Programa de rádio ou TV/Entrevista).

DINIZ, C. M. ; FERREIRA, L. . Entrevista sobre chatbot desenvolvido pelos alunos da Engenharia de Computação. 2018. (Programa de rádio ou TV/Entrevista).

DINIZ, C. M. . Entrevista sobre V Semana Tecnológica das Engenharias. 2018. (Programa de rádio ou TV/Entrevista).

DINIZ, C. M. ; NETO, F. ; OLIVEIRA, T. . Comentário em vídeo sobre curso de Engenharia de Computação da UCPel. 2017. (Programa de rádio ou TV/Comentário).

ADAMATTI, D. F. ; DINIZ, C. M. ; LEITE, B. R. B. A. . Editor da Edição Especial Número 19 da Revista Jr de Iniciação Científica em Ciências Exatas e Engenharia (ISSN 2236-0093), artigos selecionados do 33 Simpósio Sul de Microeletrônica. 2018. (Editoração/Periódico).

DINIZ, C. M. ; COSTA, E. A. C. ; ADAMATTI, D. F. . Editor da Edição Especial Número 16 da Revista Jr de Iniciação Científica em Ciências Exatas e Engenharia (ISSN 2236-0093), artigos selecionados do 32 Simpósio Sul de Microeletrônica. 2017. (Editoração/Periódico).

DINIZ, C. M. ; AGOSTINI, Luciano Volcan . Pesquisa e Desenvolvimento de algoritmos e arquiteturas de hardware para codificação de vídeo digital. 2008. (Atividade de cooperação interinstitucional UFRGS-UFPel).

DINIZ, C. M. . Minicurso de Programação PIC. 2006. (Curso de curta duração ministrado/Extensão).

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Projetos de pesquisa

  • 2019 - Atual

    ReACT: Reliability and Approximate Computing Techniques for Neural Networks and Image/Video Coding, Descrição: Este projeto propõe desenvolver técnicas aproximadas de computação e projeto para reduzir o impacto de erros de timing devido ao aumento do atraso causado pelos efeitos de envelhecimento dos semicondutores, aumentando a eficiência energética dos circuitos considerando as aplicações de codificação de vídeo e redes neurais.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) / Mestrado acadêmico: (1) / Doutorado: (2) . , Integrantes: Claudio Machado Diniz - Integrante / Sergio Bampi - Coordenador / Jörg Henkel - Integrante / Eduardo Antonio César da Costa - Integrante / Leonardo Bandeira Soares - Integrante / GRELLERT, MATEUS - Integrante / HUSSAM AMROUCH - Integrante.

  • 2019 - Atual

    Aceleradores de Hardware Aproximados para Codificação de Vídeo, Descrição: Este projeto de pesquisa tem como objetivo a investigação, projeto e implementação de aceleradores de hardware aproximados para codificação de vídeo. O projeto de aceleradores de hardware dedicados, associado a conceitos de computação aproximada, tem sido empregado atualmente como forma de lidar com o projeto de chips limitados em potência e energia nas novas tecnologias de fabricação de semicondutores. A codificação de vídeo, por ser inerentemente imprecisa, se presta para o emprego de técnicas de computação aproximada em aceleradores de hardware para este fim. Embora haja trabalhos recentes voltados para aceleradores de hardware aproximados, a maioria foca em desenvolver operadores aritméticos aproximados e aplicá-los em tais aceleradores. Existe uma grande oportunidade em utilizar o conhecimento da aplicação de codificação de vídeo para desenvolver aceleradores de hardware aproximados que possam, inclusive, ser dotados de vários níveis de aproximação, podendo ser configurados em tempo de execução. Este projeto de pesquisa pretende contribuir cientificamente neste tema da Microeletrônica, através da publicação de artigos científicos, bem como através da formação de recursos humanos em nível de Mestrado e Doutorado na área. Projeto aprovado na Chamada CNPq N 09/2018 com a concessão de uma Bolsas de Produtividade em Pesquisa PQ-2.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) / Mestrado acadêmico: (2) / Doutorado: (1) . , Integrantes: Claudio Machado Diniz - Coordenador., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa.

  • 2018 - Atual

    Sistemas Embarcados para Processamento de Imagens Biológicas, Descrição: O objetivo deste projeto de pesquisa é o desenvolvimento de sistemas embarcados para aquisição e processamento de imagens biológicas, com foco principal e contagem de células e criação de um banco de dados de imagens para auxiliar pesquisadores que trabalham com estas células, compreendendo duas etapas: 1) Sistema embarcado para aquisição e processamento de imagens biológicas: esta etapa compreende o desenvolvimento de sistemas computacionais embarcados para aquisição de imagens digitais de microscópios óticos e para contagem automática de células através de processamento digital de imagens. Nesta etapa, são pesquisados algoritmos eficientes de contagem automática de células por processamento de imagens quando comparado aos existentes na literatura; 2) Banco de dados de imagens e software: as imagens provenientes do sistema embarcado serão enviadas para um servidor computacional que armazenará um banco de dados de imagens. Um software será desenvolvido para consulta a este banco de dados e que poderá ser consultado pelos pesquisadores do laboratório de pesquisa.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Mestrado acadêmico: (1) . , Integrantes: Claudio Machado Diniz - Coordenador / Fernanda Nedel - Integrante / Augusto da Rosa Muniz - Integrante.

  • 2017 - Atual

    Arquiteturas de Hardware de Baixa Potência para Codificação de Vídeo no Padrão HEVC - High Efficiency Video Coding, Descrição: Este projeto de pesquisa tem como objetivo a investigação, projeto e implementação de arquiteturas de hardware para codificação e decodificação de vídeo no padrão HEVC (High Efficiency Video Coding), bem como a investigação e desenvolvimento de técnicas para redução de potência destas arquiteturas. O padrão HEVC foi desenvolvido a partir da necessidade de maior taxa de compressão de vídeo que os padrões existentes, especialmente para vídeos de resoluções ultra altas (como 4K e 8K). Publicado em 2013 como Recomendação ITU-T H.265, atinge aproximadamente o dobro da taxa de compressão do padrão H.264/AVC (Advanced Video Coding), o padrão mais eficiente até aquele momento. Porém, o HEVC introduziu um aumento no esforço computacional do codificador de vídeo quando comparado ao codificador H.264/AVC, que pode chegar a 3 vezes. Isto resulta em um aumento da dissipação de potência e consumo de energia de sistemas de codificação de vídeo. Para lidar com este problema, este projeto realizará a investigação, projeto e implementação de hardware específico para módulos de codificação de vídeo do padrão HEVC, visto que o hardware específico é muito mais eficiente em consumo de energia quando comparado a processadores de propósito geral realizando a mesma função. Primeiramente, será realizada uma análise em software da aplicação de codificação de vídeo para identificar os módulos mais intensivos em computação. A seguir, serão projetadas arquiteturas de hardware para estes módulos, e mapeadas para ASIC (ApplicationSpecific Integrated Circuits) e FPGA (Field-Programmable Gate Array). Posteriormente, serão investigadas e desenvolvidas técnicas para redução de potência voltadas a implementações em ASIC e FPGA, que serão aplicadas aos módulos do codec HEVC desenvolvidos. Projeto aprovado no Edital Universal 01/2016.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (2) / Mestrado acadêmico: (1) . , Integrantes: Claudio Machado Diniz - Coordenador / Sergio Bampi - Integrante / Bianca Silveira - Integrante / Eduardo Antonio César da Costa - Integrante / Rafael dos Santos Ferreira - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.

  • 2015 - Atual

    Algoritmos e Arquiteturas de Hardware para o Novo Padrão de Codificação de Vídeo HEVC (High Efficiency Video Coding), Descrição: Este projeto de pesquisa tem como objetivo o desenvolvimento de novos algoritmos e arquiteturas de hardware com alto desempenho e baixa potência/energia para codificação de vídeo considerando o novo padrão HEVC. O desenvolvimento de sistemas de codificação de vídeo para o HEVC, aliando alto desempenho, baixa dissipação de potência e baixo consumo de energia, deve compreender estratégias eficientes tanto no nível algorítmico (software) quanto no nível arquitetural (hardware). No nível algorítmico, o desenvolvimento de novas estratégias de paralelização das etapas de codificação é alvo de pesquisa, dado que existe hoje a capacidade de integração de múltiplos processadores (cores) em um único chip (multi-cores e many-cores). Serão exploradas as duas técnicas de paralelização padronizadas no HEVC: 1) Tiles e 2) Wavefront Parallel Processing (WPP). Estas técnicas aumentam o desempenho pela utilização de diversos processadores (cores) e threads para o processamento das etapas de codificação. As técnicas de paralelização, em geral, aumentam o desempenho, ao custo de uma redução na qualidade do vídeo após a codificação. O desafio, neste caso, consiste em desenvolver técnicas que aumentem o desempenho ao custo de uma menor perda de qualidade no vídeo resultante. No nível arquitetural, o desenvolvimento de arquiteturas de aceleradores de hardware especializados para módulos do codificador/decodificador de vídeo é tratado também neste projeto, dado a elevada eficiência destes aceleradores quando comparado à execução dos mesmos módulos em processadores de propósito geral. Os aceleradores de hardware podem ser implementados na forma de aceleradores dedicados em ASIC (Application Specific Integrated Circuits) ou mapeados para plataformas programáveis como FPGAs (Field Programmable Gate Arrays). É previsto que plataformas com múltiplos processadores associados a diversos aceleradores de hardware dedicados e reconfiguráveis surgirão para lidar com a demanda de complexidade de aplicações que demandam alto poder de processamento e baixa potência, como é o caso da codificação de vídeo. A pesquisa de arquiteturas com múltiplos processadores e aceleradores de hardware também será explorado neste projeto de pesquisa.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (3) / Mestrado acadêmico: (2) . , Integrantes: Claudio Machado Diniz - Coordenador / Eduardo Antonio César da Costa - Integrante.

  • 2012 - 2013

    VideoArch3D Técnicas Eficientes em Potência para Sistemas Multimídia 3-dimensional, Projeto certificado pelo(a) coordenador(a) Sergio Bampi em 07/12/2013., Descrição: Este projeto pretende explorar a experiência conjunta das equipes de pesquisa da UFRGS e KIT (Kalrsruhe, Alemanha) para propor técnicas eficientes em potência inovadoras (nos níveis algorítmico e arquitetural) para processamento multimídia 3D em dispositivos móveis. O foco será em conjuntamente considerar o conhecimento da aplicação de codificação de vídeo, particionamento hardware/software, e o projeto de técnicas de gerenciamento de potência. Neste projeto, um estudo detalhado dos atuais e novos padrões de codificação de vídeo monovista e multivistas é considerado como base para propor algoritmos inteligentes e altamente eficientes para reduzir a complexidade a um reduzido custo de eficiência de codificação. Considerando os padrões de codificação de vídeos 2D/3D, o desafio é pesquisar arquiteturas de hardware e software inovadoras que irão possibilitar a realização eficiente em potência destas aplicações padrões em dispositivos móveis e fixos. É necessário explorar como as arquiteturas de processamento multimídia podem ser otimizadas para os novos padrões de codificação de vídeo para prover eficiência em potência/energia em dispositivos alvo (como TVs 3D ou camcoders 3D alimentados por bateria, etc.).. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Doutorado: (4) . , Integrantes: Claudio Machado Diniz - Integrante / Bruno Zatt - Integrante / Daniel Palomino - Integrante / Felipe Sampaio - Integrante / Bampi, Sergio - Coordenador / Luciano Agostini - Integrante / Altamiro Susin - Integrante / Muhammad Shafique - Integrante / Jörg Henkel - Integrante / Muhammad Usman Karim Khan - Integrante., Financiador(es): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - Cooperação / Deutscher Akademischer Austauschdienst - Cooperação.

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Projetos de desenvolvimento

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

  • 2009 - 2011

    REDE H.264 SBTVD, Descrição: Rede H.264 SBTVD tem como objetivo o desenvolvimento de produtos de interesse nacional na área de codificação de sinais-fonte para o SBTVD (Sistema Brasileiro de TV Digital), sendo composta pelas seguintes entidades: UFRGS, LSITec, COPPE/UFRJ, IME, UFRN, UnB, UFSC, Unicamp e CEITEC. Os produtos que essa rede busca desenvolver são os seguintes: 1. Decodificador de sinais-fonte: desenvolvimento de um componente em linguagem de descição de hardware (HDL) implementado em dispositivo reconfigurável responsável pela decodificação de sinais-fonte para um dispositivo tipo Terminal de Acesso (set-top-box). O sistema a ser desenvolvido deve ser compatível com o padrão de vídeo H.264 de alta definição. O componente decodificador de vídeo H.264 deve permitir igualmente suporte a vídeos de definição padrão (720x480) e alta definição (1920x1080), conforme especificado no SBTVD. 2. Codificador H.264 com suporte a alta definição: desenvolvimento de componente em hardware reconfigurável capaz de efetuar o processo de codificação de sinais de vídeo em tempo real, atendendo à norma H.264. O projeto será desenvolvido sobre lógicas programáveis e testado em placas de desenvolvimento para validação dos algoritmos em tempo real. O dispositivo projetado deve permitir suporte a alta definição (1920x1080), conforme especificado no SBTVD. 3. Codificador H.264 em arquitetura computacional paralela: produto que implementa os algoritmos do padrão H.264 de forma paralela, através de distribuição em multi-tarefa ou em um agregado de máquinas (cluster). O objetivo é executar um codificador H.264 com suporte a alta definição, em tempo real. 4. Codificador/decodificador de áudio: produto de software para implementação decodificador de áudio executando em tempo real no Terminal de Acesso e codificador de áudio em software de acordo com o padrão do SBTVD. 5. Codificador H.264 escalável/alternativo: estudo dos algoritmos de escalabilidade no H.264 e de algoritmos alternativos de codificação de vídeo.. , Situação: Em andamento; Natureza: Desenvolvimento. , Integrantes: Claudio Machado Diniz - Integrante / Altamiro Amadeu Susin - Coordenador / Sergio Bampi - Integrante., Financiador(es): Financiadora de Estudos e Projetos - Bolsa.

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Prêmios

2020

IEEE Senior Member, IEEE.

2019

Best Paper Award - WCAS 2019 - 9th Workshop on Circuits and Systems, Chip in Sampa 2019.

2018

Orientação de melhor trabalho de IC categoria PROBIC/FAPERGS no Salão Universitário UCPel 2018: aluno Victor Hugo da Silveira Lima, Universidade Católica de Pelotas.

2015

SIGDA DATE PhD Forum Travel Grant, SIGDA.

2015

Doutorado com distinção: Voto de Louvor, Universidade Federal do Rio Grande do Sul - PPGC.

2011

Student Travel Grant, IEEE International Symposium on Circuits and Systems (ISCAS), IEEE Circuits and Systems Society (CASS).

2009

Best Paper Award - Master Work, 24th South Symposium on Microelectronics (SIM).

2009

Co-autor do Best Paper Award - PhD Work, 24th South Symposium on Microelectronics (SIM).

2007

Best Paper Award - Track: Multimedia Hardware and Image Sensor Technologies, Pacific-Rim Symposium on Image and Vídeo Technology (PSIVT)., PSIVT.

2001

Melhor nota entre os formandos do Curso Técnico em Eletrônica, CEFET-RS.

Histórico profissional

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Endereço profissional

  • Universidade Católica de Pelotas, Centro de Ciências Exatas Tecnologia e Informática. , Rua Gonçalves Chaves, 373, Centro, 96015560 - Pelotas, RS - Brasil, Telefone: (53) 21288058, URL da Homepage:

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Experiência profissional

  • 2020 - Atual

    Universidade Católica de Pelotas

    Vínculo: Celetista, Enquadramento Funcional: Professor Assistente III, Carga horária: 40

  • 2018 - 2020

    Universidade Católica de Pelotas

    Vínculo: Celetista, Enquadramento Funcional: Professor Assistente II, Carga horária: 40

  • 2015 - 2018

    Universidade Católica de Pelotas

    Vínculo: Celetista, Enquadramento Funcional: Professor Assistente I, Carga horária: 40

  • 2014 - 2015

    Universidade Católica de Pelotas

    Vínculo: Celetista, Enquadramento Funcional: Professor temporário, Carga horária: 10

    Atividades

    • 03/2020

      Ensino, Análise e Desenvolvimento de Sistemas, Nível: Graduação,Disciplinas ministradas, Estrutura de Dados, Projeto Integrador III-A

    • 08/2019

      Ensino, Análise e Desenvolvimento de Sistemas, Nível: Graduação,Disciplinas ministradas, Pensamento Computacional

    • 08/2019

      Ensino, Redes de Computadores, Nível: Graduação,Disciplinas ministradas, Pensamento computacional

    • 04/2019

      Conselhos, Comissões e Consultoria, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Membro do Núcleo Docente Estruturante do Curso de Tecnologia em Análise e Desenvolvimento de Sistemas.

    • 03/2018

      Ensino, Engenharia Eletrônica e Computação, Nível: Pós-Graduação,Disciplinas ministradas, Processamento Digital de Imagens, Sistemas Embarcados

    • 02/2018

      Conselhos, Comissões e Consultoria, Conselho Universitário, .,Cargo ou função, Membro integrante do Conselho Universitário na qualidade de Coordenador de Curso Representante do Centro de Ciências Sociais e Tecnológicas. Portarias N 012/2018 de 02/02/2018 e N 149/2018 de 09/08/2018..

    • 02/2017

      Direção e administração, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Coordenador do Curso de Engenharia de Computação. Portaria N 010/2017. Início: 09 de Fevereiro de 2017. Reconduzido para a gestão 2018-2020 a contar de 04/07/2018 conforme Portaria N 128/2018..

    • 02/2017

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Computação Gráfica, Processamento Digital de Imagem

    • 02/2017

      Conselhos, Comissões e Consultoria, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Membro do Conselho Consultivo do Centro de Ciências Sociais e Tecnológicas, como Coordenador do Curso de Engenharia de Computação.

    • 02/2017

      Conselhos, Comissões e Consultoria, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Membro do Núcleo Docente Estruturante (NDE) do curso de Engenharia Elétrica..

    • 02/2016

      Conselhos, Comissões e Consultoria, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Membro do Núcleo Docente Estruturante (NDE) do curso de Engenharia de Computação.

    • 10/2015

      Conselhos, Comissões e Consultoria, Comitê de Ética em Pesquisa, .,Cargo ou função, Integrante do Comitê de Ética em Pesquisa da UCPel no período de 24/09/2015 a 08/02/2017 e de 19/09/2018 até o presente, conforme Portarias N 089/2015 e N 174/2018..

    • 08/2015

      Pesquisa e desenvolvimento , Centro de Ciências Exatas Tecnologia e Informática, Departamento de Engenharia Eletrica e Eletronica.,Linhas de pesquisa

    • 07/2015

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Sistemas Digitais I

    • 02/2015

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Lógica para Computação

    • 02/2017 - 12/2018

      Conselhos, Comissões e Consultoria, Centro de Ciências Sociais e Tecnológicas, .,Cargo ou função, Membro do Núcleo Docente Estruturante (NDE) do curso de Engenharia Eletrônica.

    • 02/2018 - 05/2018

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Algoritmos e Programação, Análise e Projeto de Algoritmos

    • 03/2016 - 12/2017

      Ensino, Engenharia Eletrônica e Computação, Nível: Pós-Graduação,Disciplinas ministradas, Processamentos de Imagens Médicas

    • 02/2016 - 12/2017

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Introdução à Engenharia da Computação

    • 07/2015 - 12/2017

      Ensino, Engenharia Eletrônica e Computação, Nível: Pós-Graduação,Disciplinas ministradas, Teste de Software Embarcado

    • 07/2016 - 02/2017

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Redes I, Redes II

    • 07/2016 - 02/2017

      Conselhos, Comissões e Consultoria, Centro de Ciências Exatas Tecnologia e Informática, .,Cargo ou função, Membro do Conselho Consultivo do Centro de Ciências Sociais e Tecnológicas, como representante docente do Mestrado em Engenharia Eletrônica e Computaçãoi.

    • 02/2015 - 02/2017

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Sistemas Discretos

    • 07/2016 - 12/2016

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Sistemas Embarcados

    • 07/2015 - 07/2016

      Ensino, Engenharia Elétrica, Nível: Graduação,Disciplinas ministradas, Engenharia Computacional

    • 02/2015 - 12/2015

      Ensino, Engenharia de Computação, Nível: Graduação,Disciplinas ministradas, Banco de Dados

    • 09/2014 - 12/2014

      Ensino, Engenharia Elétrica, Nível: Graduação,Disciplinas ministradas, Engenharia Computacional II

  • 2018 - Atual

    Associação Brasileira de Normas Técnicas - Sede

    Vínculo: Membro - Especialista, Enquadramento Funcional: Membro de Grupo de Estudos, Carga horária: 1

    Outras informações:
    Membro da CE 21: Comissão de Estudo de Codificação de Áudio, Imagem, Multimídia e Hipermídia.

  • 2012 - 2012

    Centro Nacional de Tecnologia Eletrônica Avançada

    Vínculo: Colaborador, Enquadramento Funcional: Projetista Digital, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Trabalhou na equipe de desenvolvimento de chips RFID (Radio-Frequency Identification) UHF (Ultra High Frequency - 915 MHz) realizando codificação, verificação e síntese de circuitos digitais.

  • 2010 - 2015

    Universidade Federal do Rio Grande do Sul

    Vínculo: Aluno de pós-graduação, Enquadramento Funcional: Doutorando, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Estágio docência realizado na disciplina de Concepção de Circuitos Integrados I (Engenharia de Computação)

  • 2009 - 2011

    Universidade Federal do Rio Grande do Sul

    Vínculo: Bolsista, Enquadramento Funcional: Bolsista pesquisador, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Bolsista no Projeto de Pesquisa REDE H.264 - INF/FINEP 6341-X

  • 2007 - 2009

    Universidade Federal do Rio Grande do Sul

    Vínculo: Aluno de pós-graduação, Enquadramento Funcional: Mestrando, Carga horária: 40, Regime: Dedicação exclusiva.

    Outras informações:
    Estágio docência realizado na disciplina de Sistemas Digitais (Engenharia de Computação).

  • 2006 - 2006

    Universidade Federal do Rio Grande

    Vínculo: Livre, Enquadramento Funcional: Bolsista de IC, Carga horária: 20

  • 2005 - 2006

    Universidade Federal do Rio Grande

    Vínculo: Livre, Enquadramento Funcional: Bolsista de IC, Carga horária: 20

  • 2005 - 2005

    Universidade Federal do Rio Grande

    Vínculo: Livre, Enquadramento Funcional: Bolsista de IC, Carga horária: 20

  • 2002 - 2003

    Universidade Federal do Rio Grande

    Vínculo: Livre, Enquadramento Funcional: Estágio curricular, Carga horária: 17

    Atividades

    • 06/2002 - 02/2003

      Estágios , Conselho Departamental, Departamento de Matemática.,Estágio realizado, Estágio curricular realizado no Departamento de Matemática da Fundação Universidade Federal do Rio Grande (FURG) como requisito para obtenção do certificado de Técnico em Eletrônica pelo Centro Federal de Educação Tecnológica de Pelotas (CEFET-RS)..

  • 2019 - Atual

    Sociedade Brasileira de Computação - Porto Alegre

    Vínculo: Colaborador, Enquadramento Funcional: Membro do Comitê Gestor da CECCI, Carga horária: 1

  • 2019 - Atual

    Sociedade Brasileira de Computação - Porto Alegre

    Vínculo: Colaborador, Enquadramento Funcional: Representante institucional da SBC na UCPel, Carga horária: 1

  • 2020 - Atual

    Pelotas Parque Tecnológico

    Vínculo: Diretor, Enquadramento Funcional: Diretor de Projetos e Empreendimentos, Carga horária: 4