Gabriel Antônio Jaeger

Idiomas

Participação em eventos

Projetos de pesquisa

• 2017 - 2019

  DESENVOLVIMENTO E ANÁLISE COMPARATIVA DE SOLUÇÕES PARA TESTE FUNCIONAL DE MEMÓRIA DRAM EM TESTADOR AUTOMÁTICO INDUSTRIAL VERSUS TESTADOR MANUAL DE BANCADA, Descrição: A qualificação do processo produtivo poderá garantir a qualidade e a confiabilidade desejada dos produtos produzidos. Para isso, torna-se indispensável a compreensão do comportamento funcional dos componentes eletrônicos e das principais características de suas falhas. Por outro lado, o constante avanço tecnológico e o aumento na complexidade dos dispositivos agrega dificuldade na etapa de teste, pois com o aumento da densidade e da taxa de transmissão de dados das memórias, além das estruturas cada vez mais complexas, aumentam-se os desafios relacionados às estratégias de teste aplicadas, ao mesmo tempo que impõem a necessidade de um conhecimento aprofundado dos dispositivos desenvolvidos. Além disso, a constante evolução do mercado brasileiro no setor de semicondutores apresenta uma necessidade ainda maior do aperfeiçoamento dos processos e capacidade de testes de nível industrial, a fim de agregar valor, qualidade e gerar competitividade com o mercado internacional. Baseando-se neste contexto tevese como objetivo deste trabalho o desenvolvimento e validação de um programa de teste elétrico funcional para memórias para utilização em um equipamento ATE (Automatic Test Equipment) industrial de alto desempenho, e posteriormente uma análise comparativa entre a solução de teste desenvolvida e uma existente em um testador de bancada (Turbocats TCE3200LP). Os dispositivos alvo deste trabalho foram as memórias SDRAM DDR4. A plataforma utilizada no projeto foi o ATE Magnum V da Teradyne, para o qual foi desenvolvido o programa de teste, que utilizou alguns dos principais algoritmos de teste de memória encontrados na literatura e adequados ao teste de memórias SDRAM. A validação funcional do desenvolvimento do teste, bem como a análise comparativa, foi realizada através da análise de aderência entre falhas detectadas pelo programa de teste elaborado no ATE e as falhas detectadas através dos algoritmos existente na plataforma TCE3200LP. O nível de aderência dos resultados entre a solução de teste desenvolvida e os testador de bancada foi de 47%. Entretanto, a aderência entre o teste no ATE e as amostras selecionadas foi de aproximadamente 80%, apresentando maior similaridade com a condição real de cada amostra se comparado ao resultado obtido pelo TCE2300LP. Em outras palavras, o índice de cobertura de falhas da solução de teste desenvolvida apresenta melhores resultados do que a solução do testador de bancada TCE3200LP, sendo uma alternativa interessante para utilização em análises de falhas e caracterização de defeitos.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Mestrado acadêmico: (1) / Mestrado profissional: (1) / Doutorado: (1) . , Integrantes: Gabriel Antônio Jaeger - Coordenador / Margrit Reni Krug - Integrante / Marcelo de Souza Moraes - Integrante.

• 2016 - 2016

  MODELO DE MAPEAMENTO E DIAGNÓSTICO DE FALHAS EM TESTE DE MEMÓRIAS DRAM, Descrição: O objetivo deste estudo é apresentar um modelo de mapeamento e diagnóstico de falhas, através do uso de técnicas de inteligência artificial, no processo de teste de memórias SDRAM, visando correlacionar as falhas paramétricas detectadas na etapa de teste DC com as causas com maior contribuição oriundas das etapas de encapsulamento. A análise busca evidenciar causa e os respectivos efeitos de falhas, decorrentes do processo de encapsulamento de circuitos integrados, especificamente neste estudo, memórias SDRAM DDR3. O desenvolvimento das análises e do projeto foram realizados em uma empresa fabricante de componentes eletrônicos, situada na cidade de São Leopoldo.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) . , Integrantes: Gabriel Antônio Jaeger - Coordenador / Ewerton Artur Cappelatti - Integrante.