Manuel Adahil Muniz Osterno

Outras informações:
Desenvolvimento de uma plataforma de aquisição de aceleração em rede.

Outras informações:
Desenvolvimento: Projetos com a plataforma Arduino; Desenvolvimento de um sistema gerador de certificados em PHP; Manutenção de sistemas WEB em PHP.Ensino/Extensão: CODING - Aulas ministradas sobre C++ para alunos de escola profissionalizante; BDjr - Aulas ministradas sobre banco de dados e SQL para alunos de graduação.Pesquisa: Sistemas Embarcados (Linux e Bare-Metal).

Outras informações:
Desenvolvimento e teste de Firmware em C/C++ para criação de drivers e rotinas. Desenvolvimento e teste de RTL embarcado em FPGA para interface entre microcontrolador e memórias externas de um Computador de Bordo para satélites do tipo CUBESAT. Projeto arquitetural do circuito RTL. Desenvolvimento de scripts TCL e Makefile para automatização de compilação e síntese para FPGA. Versionamento GIT dos projetos desenvolvidos.

Outras informações:
Desenvolvimento e teste de firmware;Montagem e teste de hardware.

Outras informações:
Estudos sobre sistemas embarcados e desenvolvimento de uma plataforma de aquisição em rede.

Outras informações:
Implementação de um ambiente de verificação em SystemVerilog para um SoC baseado em processador da arquitetura RISC-V usando UVM (Unified Verification Methodology) e integrando os VIPs desenvolvidos pela companhia; Atualização e desenvolvimento do ambiente e do plano de verificação de um IP UART 16550 Atualização e correção dos VIPs UART e JTAG. Script para automatização de compilação e simulação usando TCL, Bash, Python e Makefile para trabalhar em ambiente Linux ecom as ferramentas QuestaSim (Mentor Graphics) e Xcelium (Cadence); Desenvolvimento de práticas para treinamentos em design e verificação com SystemVerilog e UVM; Experiência como assistente de professor em treinamentos ministrados para empresa cliente; Versionamento GIT dos projetos desenvolvidos.

Outras informações:
Desenvolvimento de Firmware em C/C++ para controlador embarcado em FPGA, atuando no desenvolvimento de drivers para componentes Hard Coded e Soft Coded; Implementação de código RTL em VHDL e Verilog embarcado em FPGA (Xilinx) para descrição de subsistemas de radar e de servomecanismo; Desenvolvimento de IPs com interface AXI Stream e manutenção de Banco de Registradores com interface AXI Lite; Concepção de testbenches usando metodologia de teste unitário para os componentes desenvolvidos; Depuração de lógica embarcada em FPGA utilizando ILA (Integrated Logic Analyzer) e a ferramenta Vivado; Desenvolvimento de scripts TCL, Makefile e Python para automatização de compilação e de simulação de RTL; Versionamento GIT dos projetos desenvolvidos;

Outras informações:
Desenvolvimento de planos de verificação rigorosos usando a metodologia orientada por cobertura, abrangendo itens de cobertura, asserções e sequências; Desenvolvimento de ambiente de verificação e casos de teste para subsistemas de módulos FPGA usando UVM e SVA; Desenvolvimento, manutenção e atualização de agentes UVM AXI Lite e AXI Stream; Implementação e manutenção de código RTL de um IP que implementa o protocolo de rede RoCEv1 em System Verilog para ser embarcado em FPGA (Xilinx); Desenvolvimento de testbenches utilizando System Verilog e Python; Manutenção e atualização de Agente UVM AXI Lite e AXI Stream; Desenvolvimento de scripts TCL e Makefile para automação de compilação e simulação de RTL usando o simulador Xcelium e os IPs da Xilinx; Assistência ao time de verificação para clarificar dúvidas e ajudar com codificação; Versionamento GIT dos projetos desenvolvidos;