Jose Arnaldo Bianco Filho

Graduado em Engenharia Elétrica pela Universidade Estadual de Campinas com ênfase em microeletrônica pela mesma universidade. Possui mais de dez anos atuando na área de microeletrônica, dentre universidade, centros de pesquisa e indústria da área. Iniciou suas atividades em microeletrônica em 2004 durante sua primeira iniciação científica em que estudou e desenhou layouts de circuitos integrados analógicos, a partir de 2007 voltou-se profissionalmente para a área de circuitos digitais, tais como circuitos de ultra baixo consumo, como chips para RFID; circuitos para aplicações de mercado de consumo e circuitos de alta performance para telefonia 4G. Profissionalmente já atuou em empresas como Centro de Pesquisas Avançadas Wernher Von Braun, TOSHIBA Semicondutores (Japão), CPqD, além de prestar consultoria na área de microeletrônica e RFID aplicado para rastreamento, atualmente encontra-se no Instituto Eldorado. Agrega abrangente conhecimento na área de microeletrônica em tópicos tais como: arquitetura de circuitos integrados, projetos de ultra-baixo-consumo, processos de micro-fabricação, verificação funcional (VMM), codificação de circuitos RTL (VHDL e Verilog), básico de projeto e layout de circuitos analógicos, básico de backend, dentre outros.

Informações coletadas do Lattes em 28/08/2025

Acadêmico

Formação acadêmica

Aperfeiçoamento em Eletrônica, Microeletrônica e Optoeletrônica

2002 - 2007

Universidade Estadual de Campinas
Título: -. Ano de finalização: 2007

Graduação em Engenharia Eletrica

2002 - 2007

Universidade Estadual de Campinas

Formação complementar

2012 - 2012

Mixed Signal ASIC Design using the HIT-Kit 4.00. (Carga horária: 16h). , Centro de Tecnologia da Informação Renato Archer, CTI, Brasil.

2010 - 2010

Front-End (RTL) Design for IP. (Carga horária: 806h). , TOSHIBA Semiconductors, TOSHIBA, Japão.

2008 - 2008

Behavioral Modeling with Verilog-AMS 2.2. (Carga horária: 24h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2008 - 2008

Encounter Test ATPG and Diagnostics 6.2. (Carga horária: 16h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2008 - 2008

Encounter Test JumpStart to ATPG. (Carga horária: 8h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2008 - 2008

Virtuoso UltraSim Full-Chip Simulator 6.0. (Carga horária: 16h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2007 - 2007

Extensão universitária em VHDL como Ferramenta de Projeto de Circuitos. (Carga horária: 60h). , Universidade Estadual de Campinas, UNICAMP, Brasil.

2007 - 2007

Extensão universitária em VHDL Linguagem para Modelamento de Circuitos. (Carga horária: 120h). , Universidade Estadual de Campinas, UNICAMP, Brasil.

2007 - 2007

Low-Power Implementation 6.2. (Carga horária: 16h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2007 - 2007

FP and Physical Synt. with First Encounter XL 6.2. (Carga horária: 16h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2007 - 2007

Encounter RTL Compiler 6.2. (Carga horária: 16h). , Cadence Design Systems, Inc., CDN, Estados Unidos.

2005 - 2007

Eletrônica, Microeletrônica e Optoeletrônica. (Carga horária: 300h). , Universidade Estadual de Campinas, UNICAMP, Brasil.

2006 - 2006

Extensão universitária em Laboratório Processos de Microfabricação. (Carga horária: 120h). , Universidade Estadual de Campinas, UNICAMP, Brasil.

2005 - 2005

Extensão universitária em Tecnologia de Circuitos Integrados. (Carga horária: 60h). , Universidade Estadual de Campinas, UNICAMP, Brasil.

2005 - 2005

Curso de Introdução ao Linux. (Carga horária: 8h). , Ramo Estudantil do IEEE - UNICAMP, RAMO, Brasil.

Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Razoavelmente, Lê Bem, Escreve Razoavelmente.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Japonês

Compreende Pouco, Fala Pouco, Lê Pouco, Escreve Pouco.

Áreas de atuação

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: MICROELETRÔNICA.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Arquitetura de Circuitos Digitais.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Design de circuitos integrados.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Eletrônicos.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Síntese de circuitos integrados.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Layout de circuitos integrados analógicos.

Produções bibliográficas

LENZI, KARLO G. ; FIGUEIREDO, FELIPE A. P. ; BIANCO FILHO, JOSÉ A. ; FIGUEIREDO, FABRÍCIO L. . Fully Optimized Code Block Segmentation Algorithm for LTE-Advanced. International Journal of Parallel Programming , v. 42, p. 1-16, 2014.
BIANCO F., JOSÉ A. ; LENZI, KARLO G. ; DE FIGUEIREDO, FELIPE A.P. . Fast Coding of LTE eNB L1 API Definition. Procedia Technology , v. 7, p. 352-359, 2013.
FIGUEIREDO, F. A. P. ; Karlo G. Lenzi ; José Arnaldo B. Filho . Implementation of a Complex Digital Up-Converter A Case Study. International Journal of Research in Wireless Systems (IJRWS) , v. 2, p. 56-63, 2013.
LENZI, KARLO G. ; FILHO, JOSE A. B. ; FIGUEIREDO, FELIPE A. P. . Code block segmentation hardware architecture for LTE-Advanced. In: 2013 IEEE Wireless Communications and Networking Conference (WCNC), 2013, Shanghai. 2013 IEEE Wireless Communications and Networking Conference (WCNC), 2013. p. 3312-3317.
DE FIGUEIREDO, FELIPE A. P. ; LENZI, KARLO G. ; FILHO, JOSE A. B. ; FIGUEIREDO, FABRICIO L. . LTE-Advanced channel coding generic procedures A high-level model to guide low-level implementations. In: 2013 Wireless Telecommunications Symposium (WTS 2013), 2013, Phoenix. 2013 Wireless Telecommunications Symposium (WTS), 2013. p. 1-7.
LENZI, KARLO ; FIGUEIREDO, FELIPE A.P. ; FILHO, JOSE A.B. ; FIGUEIREDO, FABRICIO L. . On the Performance of Code Block Segmentation for LTE-Advanced: An In-Depth Analysis. In: 2013 25th International Symposium on Computer Architecture and High Performance Computing (SBACPAD), 2013, Porto de Galinhas. 2013 25th International Symposium on Computer Architecture and High Performance Computing, 2013. p. 200-205.
LENZI, KARLO G. ; BIANCO F., JOSE A. ; DE FIGUEIREDO, FELIPE A. ; FIGUEIREDO, FABRICIO L. . Optimized rate matching architecture for a LTE-Advanced FPGA-based PHY. In: 2013 IEEE International Conference on Circuits and Systems (ICCAS), 2013, Kuala Lumpur. 2013 IEEE International Conference on Circuits and Systems (ICCAS), 2013. p. 102-107.
DE FIGUEIREDO, FELIPE AUGUSTO P. ; FILHO, JOSE ARNALDO B. ; LENZI, KARLO G. . FPGA design and implementation of Digital Up-Converter using quadrature oscillator. In: 2013 IEEE Jordan Conference on Applied Electrical Engineering and Computing Technologies (AEECT), 2013, Amman. 2013 IEEE Jordan Conference on Applied Electrical Engineering and Computing Technologies (AEECT), 2013. p. 1-7.
DE FIGUEIREDO, FELIPE A. P. ; MIRANDA, JOAO PAULO C. L. ; CARDOSO, FABBRYCCIO A. C. M. ; LENZI, KARLO G. ; BIANCO FILHO, JOSE A. ; FIGUEIREDO, FABRICIO L. . A modified CA-CFAR method for LTE random access detection. In: 2013 7th International Conference on Signal Processing and Communication Systems (ICSPCS), 2013, Carrara - Gold Coast. 2013, 7th International Conference on Signal Processing and Communication Systems (ICSPCS), 2013. p. 1-6.

Histórico profissional

Experiência profissional

2015 - Atual

Instituto de Pesquisas Eldorado

Vínculo: Bolsista, Enquadramento Funcional: Desenvolvedor de Circuitos Digitais, Carga horária: 40

2011 - 2014

Fundação Centro de Pesquisa e Desenvolvimento em Telecomunicações, CPqD

Vínculo: , Enquadramento Funcional: Engenheiro Sênior, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Atuação com circuitos digitais de alta performance para aplicações de telefonia 4G, interfaces de alta velocidade e circuitos de cruzamento de domínio de clock.

Atividades

11/2011 - 02/2014
Pesquisa e desenvolvimento , Presidência, Diretoria de Redes de Telecomunicações.,Linhas de pesquisa
11/2011 - 07/2012
Pesquisa e desenvolvimento , Presidência, Diretoria de Redes de Telecomunicações.,Linhas de pesquisa

2010 - 2010

Toshiba Semiconductors

Vínculo: Celetista, Enquadramento Funcional: Trainee de Microeletrônica, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Treinamento hands-on em microeletrônica com foco em front-end digital. Envolveu: Verificação de IPs. Implementação de melhorias e correção de erros em IPs.

2010 - 2011

Centro de Pesquisas Avançadas Wernher Von Braun

Vínculo: Celetista, Enquadramento Funcional: Engenheiro Pleno, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Desenvolvimento de arquitetura, gerenciamento técnico, codificação e prototipagem de projeto de circuito de ultra-baixo-consumo para uso em TAG RFID passivo. Atividades envolvidas: Estudo, planejamento e particionamento de toda a arquitetura digital. Definição de requisitos para circuitos analógico. Criação de protocolo de comunicação customizado visando baixo custo e consumo. Documentação e gerenciamento técnico. Trabalhos de prototipação de circuitos em FPGA. Ministrar mini-cursos de instrução.

2008 - 2009

Centro de Pesquisas Avançadas Wernher Von Braun

Vínculo: , Enquadramento Funcional: Engenheiro, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Bacharel graduado em Engenharia elétrica com ênfase em microeletrônica, tendo como atuado exclusivamente com microeletrônica, principalmente na área de design de IP blocks para ASIC e FPGA utilizando liguagem RTL: VHDL e, principalmente, Verilog. Exercitando durante o tempo de atuação tanto ferramentas de microeletrônica para frontend quanto backend desenvolvidas pela CADENCE INC.

2007 - 2008

Centro de Pesquisas Avançadas Wernher Von Braun

Vínculo: Celetista, Enquadramento Funcional: Assistente de Engenharia nível II, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Graduando em Engenharia elétrica com ênfase em microeletrônica. Tendo como atuado, exclusivamente com microeletrônica nas áreas de projetos de circuitos variados, tais como resets, timers, wrappers, controladores, dentre outros.

Atividades

01/2009 - 11/2011
Pesquisa e desenvolvimento , Design Center, .,Linhas de pesquisa
03/2007 - 10/2011
Outras atividades técnico-científicas , Design Center, Design Center.,Atividade realizada, Membro do grupo de microeletrônica, atuando com projetos e ferramentas totalmente voltados para a área de microeletrônica..

2005 - 2006

Universidade Estadual de Campinas

Vínculo: Bolsista, Enquadramento Funcional: Estagiário de Engenharia Elétrica, Carga horária: 30

Outras informações:
Estagiário de engenharia elétrica com experiência em LabView e circuitos integrados analógicos microeletrônicos atuando no projeto de um medidor de energia para a CPFL com orientação direta do professor doutor Carlos Alberto dos Reis Filho o qual instruiu e auxiliou no projeto de layouts de placas e controle de ferramentas através de labview.

2004 - 2004

Universidade Estadual de Campinas

Vínculo: Colaborador, Enquadramento Funcional: Estagiário de Engenharia Elétrica, Carga horária: 20

Outras informações:
Estagiário de engenharia elétrica atuando no processo de automação de leitura de dados de sensores poliméricos, bem como no estudo de estruturas e manipulação de layout analógico microeletrônico para fins de integração no controle dos sensores. Orientado diretamente pelo mestre Donato Manzan Júnior e indiretamente pelo professor doutor Carlos Alberto dos Reis Filho. Utilizou durante este trabalho ferramentas MENTOR Graphics para layout microeletrônico de circuitos analógicos.

Atividades

07/2005 - 07/2006
Estágios , Faculdade de Engenharia Elétrica e de Computação, Departamento de Semicondutores Instrumentos e Fotônica.,Estágio realizado, Participação em projeto e desenvolvimento de medidor de energia para a CPFL. Orientado pelo professor doutor Carlos Alberto dos Reis Filho.
07/2004 - 12/2004
Estágios , Faculdade de Engenharia Elétrica e de Computação, Departamento de Semicondutores Instrumentos e Fotônica.,Estágio realizado, Atomação de medidas com LabView e estudo de estruturas de microeletrônica analógica para uso em sensores poliméricos de umidade..

Propriedade Intelectual

Patentes (4)

Tipo	Título	Data depósito
INVENTOR	Método e estrutura de detecção de picos de correlação cruzada em múltiplos estágios para prembulos de acesso aleatório em redes lte	26/11/2013
INVENTOR	Arquitetura de circuito para estimação de canal e compensação de distorções em canais físicos do uplink de redes lte e lte-advanced	22/11/2013
INVENTOR	Arquitetura de hardware e processo de segmento de bloco de código e código de bloco anexo de crc redes long term evolution avançadas - 4g	27/12/2012
INVENTOR	Arquitetura de hardware para adequador de taxa de código para redes lte avançadas 4g	21/12/2012