Venkata Rajasekhara Gosula

Outras informações:
Working on Ultra-high speed digital DSP-PHY transceiver design for next generation Fiber-optic Communication Networks of 400 Gbps and beyond for Silicon Photonics Products. Using SystemVerilog for Design, and circuits operate at frequencies higher than 1GHz, using 7nm TSMC technology. Heavy emphasis on Power Analysis, Datapath Synthesis, and Retiming to meet Power and Performance requirements. Modern Low Power architectural techniques and tradeoffs being used.

Outras informações:
Design/Implementation of multiple blocks within the Power Management IC such as Keypad Backlighting, Light Pulse Generation, SPMI Interface, Round Robin Internal Bus Arbiter, Message Based Interrupt Controller using 4-way round robin tree traversal, micro sequencer implementation and Battery Charging. Block implementation includes specification, interface with Analog team, RTL implementation, synthesis, DFT, CDC analysis, Lint Analysis, PnR handoff, STA and Logic Equivalency Checking. Led team of about 10 engineers in the implementation of the Digital portion of 7 chips over the years, one of which included the overhaul of the methodology where we introduced a common look and feel to all subsections of the chip and transitioned all digital logic no matter how small from schematic to RTL. Led effort to transition register interface to be csv based, so that register RTL was auto generated, and SW could use the same csv information. Wrote data mining Perl script to make sure all engineers were adhering to the common look and feel. Integrated a Digital Top central subsection of the chip, which included analog macros and all the digital infrastructure blocks. Introduced several methodology improvements related to gate topology, functional and DFT test structures, asynchronous interfaces, arithmetic operations, and clock gating. PMIC chips I worked on are in the iPhone and Samsung Galaxy phones and surprisingly on the Ingenuity Helicopter on Mars. Responsibilities also included selection, hiring, mentoring, interfacing, and leading/managing 3 engineers for our remote Singapore design team and line management for 6 engineers in California. Presented and participated in Qualcomm?s Genomics Interest Group meetings sponsored by the Corporate R&D Department.

Outras informações:
Edico Genome has created the world?s first bioinformatics processor designed to analyzenext generation DNA sequencing data. Off hours 20/h week part time consulting. Provided services in FPGA consulting in the areas of Flash/DDR interface. Implemented VHDL, ported to FPGA and interfaced with SW engineers to provide remote flash update, multiboot, and memory test features. Paid only in stock in the early days of the company, with a nice return. Edico was sold to Illumina May 2018.

Outras informações:
Forneceu a liderança técnica para uma equipe de design ASIC de 12 pessoas. Entrevistei, contratatei, orientei e treinei uma equipe de engenheiros de ASIC digitais. Obtive um contrato de uma empresa com sede nos Estados Unidos, terceirizando o projeto usando engenheiros do LSI-TEC para projetar a parte digital de um sintonizador de TV digital com DSP intensivo. Liderei o projeto com sucesso. Também implementamos uma versão de baixo consumo de energia do mesmo chip. O sintonizador já está disponível no mercado. Blocos lógicos implementados para banda larga sem fio, decodificação MPEG, controladores de memória e Zigbee para uma variedade de clientes. Ganhamos um contrato de pesquisa com o estado da Bahia desenvolvendo uma demonstração 802.22 em FPGA. Ajudei a adquirir três projetos ASIC de clientes brasileiros, com forte subsídio do Banco Nacional de Desenvolvimento Econômico e Social (BNDES). Os três projetos são soluções de chip único para aplicações de Smart Card, Aparelho Auditivo e Medidor de Energia. Após a saída da empresa, continuei a assessorar os projetos acima nas áreas de arquitetura; relógio, reset e gerenciamento de energia; revisões dos projetos; ferramentas, equipamentos e seleção de IP.

Outras informações:
Liderou um time de 10 engenheiros de ASIC localizados parte em Carlsbad e parte em Kuala Lumpur, Malásia no desenvolvimento da lógica digital para uma variedade de ASICs sem fio, como teclado e mouse sem fio, etiqueta eletônica sem fio de prateleiras e caixa de som OFDM sem fio. Melhorou o processo de desenvolvimento de ASIC, bem como a metodologia e as ferramentas de uso nas áreas de verificação, regressões, automação, limpeza de código, cobertura de código, geração de bancadas de teste, adesão às regras de projeto ,SystemVerilog, Asserçõese DFT. Desenvolveu um método eficaz de comunicação entre engenheiros da Malásia e dos Estados Unidos para trabalhar em projetos em comum, incluindo, mas não limitado a controle e versões, relatórios, conferências telefônicas a cada duas semanas, uso do skype, viagens pra Malásia para treinar engenheiros e acompanhamento de planos e salários.

Outras informações:
Implementou o demodulador MoCA OFDM PHY , incluindo contole de ganho automãtico, detecção de preâmbulo, integração do FFT, rastreamento de tempo, rastreação de frequência, correladores, e estimação de canal. Comparação exata entre simulação Verilog e C, suporte de emulação FPGA no laboratório, e sintetização de circuitos de até 100MHz. ASIC funcionou apos o primeiro tapeout. Projetou e integrou controlador de memória para SDRAM, Flash e SRAM.

Outras informações:
Liderou time que implementou um ASIC para tecnologia WiFi. Responsável pela parte digital do chip misto para Bluetooth. Implementou Circuitos de Demodulador, Correlador e Rastreamento de Tempo. Entregou GDS II da parte digital para o grupo analógico responsável pelo tape out. Liderou o time que implementou o 802.11a OFDM PHY. Implementou interface de RF, MAC, Corrente de Transmissão e FFT. Coodernou a integração do contole de ganho automãtico,Viterbi, e demodulador no PHY. Trabalhou com o grupo de sistemas para definir requisitos, medir performance e verificar a exatidão da implementação do Verilog. Usou Verilog-XL, Synopsys e Avanti.

Outras informações:
Diretor, Desenvolvimento de ASIC ? Grupo Formatação- Julho 1996 a Janeiro 2000 Gerenciou um grupo de dez engenheiros e matemáticos no desenvolcimento de um IP de 250K portas comum a Controladores de Discos Rígidos AT, SCSI e Fiberchannel com transferência de dados de até 1Gbit/s. Apoiou o desenvolvimento, teste, fabricação e aplicações do Controlador ASIC para a maioria dos discos rígidos da Seagate. Manteve connhecimento detalhado e forneceu suporte técnico. Recrutou e constuiu um time coeso. Definiu requisitos futuros com todos os grupos internos de discos rígidos. Engenheiro Senior de Desenvolvimento de ASIC - Agosto 1992 a Julho 1996 Desenvolveu o ASIC para Controlador de Disco Rígido ; Redesenhou controladores relógio e DRAM. Verificou similações a nível de portas lógicas e gerou vetores de teste. Liderou os esforços para mudança do departamento de portas lógicas para HDL. Projetou e Sintetizou o circuito de correção de errors Reed Solomon usando VHDL. Sintetizou o ASIC completo com múltiplos domínios de relógio e interfaces assíncronos. Ensinou Unix para 20 engenheiros.

Outras informações:
Engenheiro de Desenvolvimento e Verificação de ASIC Desenvolveu e verificou o acelerador de simulações ASIC. Trabalhou projetando ambos, a simulação do acelerador a nível de portas lógicas (XP) e acelerador em hardware de VHDL(ViP).Definiu requisitos, projetou a arquitetura; escreveu, debugou, documentou e sintetizou código VHDL. Verificou simulações de portas lógicas e gerou vetores de teste. Escreveu o diagnóstico e software embarcado.