Benjamin Neil Gerdemann
Possui graduação em Electrical Engineering pela Rice University(2000) e mestrado em Engenharia Informática pelo Instituto Superior Tecnico(2008). Tem experiência na área de Ciência da Computação, com ênfase em Sistemas de Computação.
Informações coletadas do Lattes em 10/11/2022
Acadêmico
Formação acadêmica
Mestrado interrompido em 2008 em Engenharia Informática
2007 - interrompida
Instituto Superior Tecnico
Ano de interrupção: 2008
Formação complementar
2006 - 2007
Extensão universitária em Português Língua Estrangeira. , Universidade de Lisboa.
Idiomas
Inglês
Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.
Português
Compreende Razoavelmente, Fala Razoavelmente, Lê Razoavelmente, Escreve Razoavelmente.
Japonês
Compreende Razoavelmente, Fala Razoavelmente, Lê Razoavelmente, Escreve Razoavelmente.
Áreas de atuação
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Arquitetura de Sistemas de Computação.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Hardware.
Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Metodologia e Técnicas da Computação/Especialidade: Engenharia de Software.
Grande área: Engenharias / Área: Engenharia Elétrica.
Participação em eventos
ANCORA-I Workshop.Accelerating Functional Verification of Microprocessors. 2007. (Oficina).
Produções bibliográficas
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GERDEMANN, B. N. . Reconfiguring the future of computing. Tecnológica "Revista de IT do técnico", Lisbon, Portugal, p. 23 - 23, 01 abr. 2009.
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GERDEMANN, B. N. . Accelerating Functional Verification of Microprocessors. 2007. (Apresentação de Trabalho/Comunicação).
Histórico profissional
Experiência profissional
2001 - 2006
Advanced Micro DevicesVínculo: Formal labor contract, Enquadramento Funcional: Senior Verification Design Engineer, Carga horária: 40, Regime: Dedicação exclusiva.
Outras informações:
* Worked on Barcelona four core design * Managed, developed and supported in-house and external tools used to compile, simulate and verify the functional RTL design * Supported system model code written in C allowing test patterns to trigger system events * Managed and debugged regressions of the design over a cluster of ~5,000 machines, including selecting appropriate test patterns, random exercisers and viewpoints of the design while managing compute resources efficiently * Defined and implemented the infrastructure to run gate simulations comparing the functional RTL and physical implementation * Defined and implemented a brand new infrastructure for handling forked designs that seamlessly supported using both shared and unique IP for each design * Ported the entire design and infrastructure to compile and execute in 64-bits * Supported a tool for randomizing all possible aspects of the design, updating for new constraints or registers and reviewed randomization coverage with the team * Mentored three other engineers
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