Cyrille Robert Raphael Lambert

Possui graduação em Maîtrise Electrotechnique, Electronique et Automat pela Université Joseph Fourier - Grenoble I(1999), graduação em License Ingénierie Electrique pela Université Joseph Fourier - Grenoble I(1997), graduação em Brevet de Technicien Supérieur en Electrotechnique pela Lycée Technique Jean Perrin(1996), mestrado em DESS CISAN pela Université Pierre et Marie Curie(2000) e doutorado em PhD in Evolvable Hardware pela Brunel University(2007). Tem experiência na área de Engenharia Elétrica, com ênfase em Circuitos Elétricos, Magnéticos e Eletrônicos. Atuando principalmente nos seguintes temas:FPGA, Evolvable Hardware, Evolutionary Algorithm, EHW, Intrinsic e Digital Design.

Informações coletadas do Lattes em 10/11/2022

Acadêmico

Formação acadêmica

Doutorado em PhD in Evolvable Hardware

2003 - 2007

Brunel University
Título: Development and Design of a Digital Run-time Evolvable Hardware Circuit
Orientador: Tatiana Kalganova
Bolsista do(a): Engineering and Physical Sciences Research Council. Palavras-chave: FPGA; Evolvable Hardware; Evolutionary Algorithm; EHW; Intrinsic; Digital Design. Grande área: Outros / Área: Microeletrônica. Grande Área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos / Especialidade: Circuitos Eletrônicos.

Mestrado em DESS CISAN

1999 - 2000

Université Pierre et Marie Curie
Orientador: Christian Piguet
Palavras-chave: Digital Design; Analog Design; Physical Design; Test.Grande área: Outros / Área: Microeletrônica.

Graduação em Maîtrise Electrotechnique, Electronique et Automat

1997 - 1999

Université Joseph Fourier - Grenoble I
Bolsista do(a): uvres Universitaires et Scolaires.

Graduação em License Ingénierie Electrique

1996 - 1997

Université Joseph Fourier - Grenoble I

Graduação em Brevet de Technicien Supérieur en Electrotechnique

1994 - 1996

Lycée Technique Jean Perrin

Formação complementar

2011 - 2011

Encounter Conformal Constraint Designer v9.1. (Carga horária: 8h). , Cadence Design Systems, Inc..

2011 - 2011

Basic Static Timing Analysis v1.1. (Carga horária: 8h). , Cadence Design Systems, Inc..

2010 - 2010

Comunicacao Digital e Camada Fisica do SBTVD. (Carga horária: 30h). , Fundacao Irmao Jose Otao.

Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Italiano

Compreende PoucoLê Pouco.

Francês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Alemão

Compreende PoucoLê Pouco.

Áreas de atuação

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Circuitos Eletrônicos.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Teoria Geral dos Circuitos Elétricos.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Materiais Elétricos/Especialidade: Materiais e Componentes Semicondutores.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Medidas Elétricas, Magnéticas e Eletrônicas; Instrumentação/Especialidade: Instrumentação Eletrônica.

Grande área: Outros / Área: Microeletrônica.

Produções bibliográficas

LAMBERT, C. R. R. ; T. Kalganova ; E. Stomeo . Multi-board Run-time Reconfigurable Implementation of Intrinsic Evolvable Hardware. International Journal of Computational Intelligence , v. 3, p. 276-280, 2006.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . Generalized Disjunction Decomposition for Evolvable Hardware. IEEE Transactions on Systems, Man and Cybernetics. Part B. Cybernetics , v. 36, p. 1024-1043, 2006.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . Chose the Right Mutation Rate for Better Evolve Combinational Logic Circuits. Chose the Right Mutation Rate for Better Evolve Combinational Logic Circuits , v. 2, p. 268-277, 2005.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . A Novel Genetic Algorithm for Evolvable Hardware. In: IEEE World Congress on Computational Intelligence. IEEE CEC 2006., 2006, Vancouver. Proceedings of the 2006 IEEE Congress on Evolutionary. Vancouver, BC, Canada., 2006. p. 441-448.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . Generalized Disjunction Decomposition for the Evolution of Programmable Logic Array Structures. In: First NASA/ESA Conference on Adaptive Hardware and Systems (AHS 2006)., 2006, Istanbul. Proceedings of the first NASA/ESA conference on Adaptive Hardware and Systems., 2006. p. 179-185.
LAMBERT, C. R. R. ; T. Kalganova ; E. Stomeo . FPGA-based Systems for Evolvable Hardware. In: International Conference on Computer Science, ICCS'06., 2006, Vienna. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2006., 2006. p. 123-129.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . Mutation Rate for Evolvable Hardware. In: International Conference on Computational Intelligence - ICCI 2005, 2005, Prague. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2005, 2005. v. 7. p. 117-124.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. . Analysis of Genotype Size for an Evolvable Hardware System. In: WEC 05. The Fifth World Enformatika Conference on Evolutionary Computation., 2005, 2005, Prague. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2005, 2005. v. 7. p. 74-79.
E. Stomeo ; T. Kalganova ; LAMBERT, C. R. R. ; N. Lipnitsakya ; Y. Yatskevich . On Evolution of Relatively Large Combinational Logic Circuits.. In: 2005 NASA/DoD Conference on Evolvable Hardware (EH'05), 2005, Washington DC. Proceedings. 2005 NASA/DoD Conference on. Washington, DC, USA : IEEE Computer Society, 2005, 2005. p. 59-66.

Histórico profissional

Endereço profissional

Laboratory for Integrated Circuits and Systems. , Av. Profº. Luiz Freire, 01, Cidade Universitária, 50740-540 - Recife, PE - Brasil, Telefone: (81) 33347211, Fax: (81) 33347206, URL da Homepage:

Experiência profissional

2009 - 2011

CEITEC S.A.

Vínculo: CLT, Enquadramento Funcional: Digital Design, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Writing up of a WiMAX PHY MAC chipset specification. Following-up of the bring-up of the SBTVD modulator chip. Modification & improvement of digital front-end design flow makefiles, up to logic synthesis (GNU make). To participate of specification, modelling and design of RFID tags (EPCG2), using SystemVerilog and Verilog HDL, Cadence tools (Logic synthesis, Power estimation analysis (TCF/VCD), DFT integration feasibility, STA). Supervision of AES128 implementation feasibility within an RFID tag: specification, modelling and RTL design. To participate in USB device control specification.

2008 - 2009

Centro de Excelência em Tecnologia Eletrônica Avançada

Vínculo: Bolsista recém-doutor, Enquadramento Funcional: Projetista Frontend, Carga horária: 40, Regime: Dedicação exclusiva.

2005 - 2006

Brunel University

Vínculo: Colaborador, Enquadramento Funcional: Demonstrator, Carga horária: 9

Outras informações:
Demonstrator for laboratory sessions on Motorola 68000 simulator, 8*3 hours.

2003 - 2003

Studiel

Vínculo: Colaborador, Enquadramento Funcional: Digital Electronic Engineer, Carga horária: 35, Regime: Dedicação exclusiva.

Outras informações:
Mission: As Digital Design engineer for SAGEM in the Defense team on a Treatment Unit card for spatial and nuclear environment project. Development of behavioral models in Verilog HDL (Processor, Memories SRAM, Flash, Buffers, Logical doors). Writing of the testbench to simulate the models and simulation with NC Verilog and SignalScan. Writing of the testbenches in Verilog HDL and simulation with NC Verilog and SignalScan. Knowledge of Unix environment. Setting of the simulation of the Treatment Unit card (Plan of simulation and Mapping) with vloglink, Concept. The card is principally composed by several FPGA, Processor RISC and Memories.

2000 - 2001

Techtonic France

Vínculo: Colaborador, Enquadramento Funcional: Consultant in Design Engineering, Carga horária: 42, Regime: Dedicação exclusiva.

Outras informações:
Mission: Smartcard project at EM Microelectronic-MARIN SA, Neuchâtel, Switzerland Development and improvement of digital blocks Creation of OTPROM and EEPROM test routines. Chip and ISO line caracterizations.

2000 - 2000

Centre Suisse d'Électronique et de Microtechnique

Vínculo: Colaborador, Enquadramento Funcional: Trainee designer, Carga horária: 42, Regime: Dedicação exclusiva.

Outras informações:
Development and yield analyze of different median filters solutions, to the synthesis stage. These filters were designed for JPEG pictures treatment. Elaboration and synthesis of an Optic Character Recognition system based on a neural network structure.