Cyrille Lambert

Possui graduação em Maîtrise Electrotechnique, Electronique et Automat pela Universite Joseph Fourier(1999), graduação em License Ingénierie Electrique pela Universite Joseph Fourier(1997), graduação em Brevet de Technicien Supérieur en Electrotechnique pela Lycée Technique Jean Perrin(1996), mestrado em DESS Circuits Intégrés et Systèmes Analogiques et pela Université Pierre et Marie Curie(2000) e doutorado em Evolvable Hardware pela Brunel University(2007). Tem experiência na área de Engenharia Elétrica, com ênfase em Circuitos Elétricos, Magnéticos e Eletrônicos. Atuando principalmente nos seguintes temas:FPGA, Genetic Algorithm, Digital.

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Acadêmico

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Formação acadêmica

Doutorado em Evolvable Hardware

2003 - 2007

Brunel University
Título: Development and Design of a Digital Run-Time Evolvable Hardware Circuit
Orientador: Tatiana Kalganova
Bolsista do(a): Engineering and Physical Sciences Research Council. Palavras-chave: FPGA; Genetic Algorithm; Digital.Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos / Especialidade: Circuitos Eletrônicos. Grande Área: Outros / Área: Microeletrônica. Grande Área: Outros / Área: Robótica, Mecatrônica e Automação. Setores de atividade: Industria Eletro-Eletrônica.

Mestrado em DESS Circuits Intégrés et Systèmes Analogiques et

1999 - 2000

Université Pierre et Marie Curie
Orientador: Christian Piguet
Bolsista do(a): Bourse du Centre Régional des Oeuvres Universitaires et Scolaires. Palavras-chave: digital hardware design; Median filters; Optic Character Recognition.

Graduação em Maîtrise Electrotechnique, Electronique et Automat

1997 - 1999

Universite Joseph Fourier
Bolsista do(a): Bourse du Centre Régional des Oeuvres Universitaires et Scolaires.

Graduação em License Ingénierie Electrique

1996 - 1997

Universite Joseph Fourier

Graduação em Brevet de Technicien Supérieur en Electrotechnique

1994 - 1996

Lycée Technique Jean Perrin

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Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Português

Compreende Razoavelmente, Fala Razoavelmente, Lê Razoavelmente, Escreve Razoavelmente.

Francês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

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Áreas de atuação

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Circuitos Eletrônicos.

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Teoria Geral dos Circuitos Elétricos.

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Materiais Elétricos/Especialidade: Materiais e Componentes Semicondutores.

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Medidas Elétricas, Magnéticas e Eletrônicas; Instrumentação/Especialidade: Instrumentação Eletrônica.

    Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Medidas Elétricas, Magnéticas e Eletrônicas; Instrumentação/Especialidade: Sistemas Eletrônicos de Medida e de Controle.

    Grande área: Outros / Área: Microeletrônica.

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Produções bibliográficas

  • LAMBERT, C. ; T. Kalganova ; E. Stomeo ; M. Wilson . Multi-board Run-time Reconfigurable Implementation of Intrinsic Evolvable Hardware.. International Journal of Computational Intelligence , v. 3, p. 276, 2006.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . Generalized Disjunction Decomposition for Evolvable Hardware. IEEE Transactions on Systems, Man and Cybernetics. Part B, Cybernetics , v. 36, p. 1024, 2006.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . Chose the Right Mutation Rate for Better Evolve Combinational Logic Circuits. International Journal of Computational Intelligence , v. 2, p. 286, 2006.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . A Novel Genetic Algorithm for Evolvable Hardware. In: IEEE World Congress on Computational Intelligence. IEEE CEC 2006., 2006, Vancouver, BC, Canada.. Proceedings of the 2006 IEEE Congress on Evolutionary. Vancouver, BC, Canada.: Gary G. Yen and Lipo Wang and Piero Bonissone and Simon M. Lucas, 2006. p. 441-448.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . Generalized Disjunction Decomposition for the Evolution of Programmable Logic Array Structures. In: The first NASA/ESA conference on Adaptive Hardware and Systems, 2006, Istanbul, Turkey. Proceedings of the first NASA/ESA conference on Adaptive Hardware and Systems. Washington, DC, USA: IEEE Computer Society, 2006. p. 179-185.

  • LAMBERT, C. ; T. Kalganova ; E. Stomeo . FPGA-based Systems for Evolvable Hardware. In: International Conference on Computer Science, ICCS'06., 2006, Vienna, Austria.. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2006. v. 12. p. 123-129.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . Mutation Rate for Evolvable Hardware. In: International Conference on Computational Intelligence - ICCI 2005, 2005, Prague, Czech Republic.. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2005. v. 7. p. 117-124.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. . Analysis of Genotype Size for an Evolvable Hardware System. In: WEC 05. The Fifth World Enformatika Conference on Evolutionary Computation., 2005, Prague, Czech Republic.. PROCEEDINGS OF WORLD ACADEMY OF SCIENCE, ENGINEERING AND TECHNOLOGY, 2005. v. 7. p. 74-79.

  • E. Stomeo ; T. Kalganova ; LAMBERT, C. ; N. Lipnitsakya ; Y. Yatskevich . On Evolution of Relatively Large Combinational Logic Circuits. In: 2005 NASA/DoD Conference on Evolvable Hardware (EH'05), 2005, Washington, DC, USA. Evolvable Hardware, 2005. Proceedings. 2005 NASA/DoD Conference on. Washington, DC, USA: IEEE Computer Society, 2005. p. 59-66.

Histórico profissional

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Endereço profissional

  • Centro de Excelência em Tecnologia Eletrônica Avançada, Centro de Excelência em Tecnologia Eletrônica Avançada. , Avenida Bento Gonçalves, 9500 prédio 43413 (67), 91501-970 - Porto Alegre, RS - Brasil

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Experiência profissional

  • 2005 - 2006

    Brunel University

    Vínculo: Colaborador, Enquadramento Funcional: Demonstrator, Carga horária: 9

    Outras informações:
    Demonstrator for laboratory sessions on Motorola 68000 simulator, 8*3 hours.

  • 2003 - 2003

    Studiel

    Vínculo: Colaborador, Enquadramento Funcional: Digital Electronic Engineer, Carga horária: 35, Regime: Dedicação exclusiva.

    Outras informações:
    Mission: As Digital Design engineer for SAGEM in the Defense team on a Treatment Unit card for spatial and nuclear environment project. Development of behavioral models in Verilog HDL (Processor, Memories SRAM, Flash, Buffers, Logical doors). Writing of the testbench to simulate the models and simulation with NC Verilog and SignalScan. Writing of the testbenches in Verilog HDL and simulation with NC Verilog and SignalScan. Knowledge of Unix environment. Setting of the simulation of the Treatment Unit card (Plan of simulation and Mapping) with vloglink, Concept. The card is principally composed by several FPGA, Processor RISC and Memories.

  • 2000 - 2001

    Techtonic France

    Vínculo: Colaborador, Enquadramento Funcional: Consultant in Design Engineering, Carga horária: 42, Regime: Dedicação exclusiva.

    Outras informações:
    Mission: Smartcard project at EM Microelectronic-MARIN SA, Neuchâtel, Switzerland Development and improvement of digital blocks Creation of OTPROM and EEPROM test routines. Chip and ISO line caracterizations.

  • 2000 - 2000

    Centre Suisse d Electronique et de Microtechnique

    Vínculo: Colaborador, Enquadramento Funcional: Trainee designer, Carga horária: 42, Regime: Dedicação exclusiva.

    Outras informações:
    Development and yield analyze of different median filters solutions, to the synthesis stage. These filters were designed for JPEG pictures treatment. Elaboration and synthesis of an Optic Character Recognition system based on a neural network structure.