Mario Andrés Vergara Escobar

Possui graduação em Ingeniería Electrónica y de Telecomunicaciones pela UNIVERSIDAD DE CAUCA(1993) e mestrado em Engenharia Elétrica pela Universidade de São Paulo(1998). Atualmente é Senior Staff Engineer da ST-Ericsson. Atuando principalmente nos seguintes temas:Processamento Digital de Sinais Implementação, Comunicações sem fio, Projeto VLSI Comunicações.

Informações coletadas do Lattes em 20/02/2025

Acadêmico

Formação acadêmica

Mestrado em Engenharia Elétrica

1996 - 1998

Universidade de São Paulo
Orientador: Marius Strum
Bolsista do(a): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior. Palavras-chave: Processamento Digital de Sinais Implementação; Comunicações sem fio; Projeto VLSI Comunicações.Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Telecomunicações. Grande Área: Engenharias / Área: Engenharia Elétrica / Subárea: Microeletrônica.

Graduação em Ingeniería Electrónica y de Telecomunicaciones

1986 - 1993

UNIVERSIDAD DE CAUCA
Orientador: Rodrigo Cerón

Formação complementar

2009 - 2009

SystemC Modeling using TLM-2.0. (Carga horária: 32h). , Doulos.

2008 - 2008

LTE-Long Term Evolution. (Carga horária: 24h). , Apis.

2007 - 2007

Logic Equivalence Checking w/ Encounter Conformal. (Carga horária: 16h). , Cadence Design Systems, Inc..

2006 - 2006

ARM SoC Modelling using MaxSim. (Carga horária: 24h). , Doulos.

2004 - 2004

Catapult-C training. (Carga horária: 16h). , Mentor Graphics Corporation.

2003 - 2003

ARM Architecture. (Carga horária: 32h). , ARM.

2002 - 2002

WCDMA Air Interface. (Carga horária: 24h). , Ericsson AB.

2002 - 2002

WCDMA RAN Protocols and Procedures. (Carga horária: 24h). , Ericsson AB.

2002 - 2002

Techniques for Designing Testable ICs. (Carga horária: 24h). , Bennetts Associates.

2001 - 2001

Physical Compiler Workshop. (Carga horária: 8h). , Synopsys.

2001 - 2001

Comprehensive SystemC. (Carga horária: 32h). , Doulos.

2000 - 2000

Primetime Workshop. (Carga horária: 16h). , Synopsys.

Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Razoavelmente.

Italiano

Compreende Bem, Fala Bem, Lê Bem, Escreve Pouco.

Suéco

Compreende Razoavelmente, Fala Pouco, Lê Razoavelmente, Escreve Pouco.

Participação em eventos

Synopsys Users Group Conference.Reusable Timing Constraints for Efficient SoC STA Environment Integration. 2005. (Seminário).

Produções bibliográficas

Eberle, W. ; Derudder, V. ; Vanwijnsberghe, G. ; Vergara, M. ; Deneire, L. ; Van der Perre, L. ; Engels, M.G.E. ; Bolsens, I. ; De Man, H. . 80-Mb/s QPSK and 72-Mb/s 64-QAM flexible and scalable digital OFDM transceiver ASICs for wireless local area networks in the 5-GHz band. IEEE Journal of Solid-State Circuits , v. 36, p. 1829-1838, 2001.
Eberle, W. ; Derudder, V. ; Van der Perre, L. ; Vanwijnsberghe, G. ; Vergara, M. ; Deneire, L. ; Gyselinckx, B. ; Engels, M. ; Bolsens, I. ; De Man, H. . A digital 72 Mb/s 64-QAM OFDM transceiver for 5 GHz wireless LAN in 0.18 μm CMOS. In: Solid-State Circuits Conference, 2001. IEEE International, 2001, San Francisco. Digest of Technical Papers. ISSCC. 2001. Piscataway, N.J.: IEEE, 2001. p. 336-337.
Eberle, W. ; Badaroglu, M. ; Derudder, V. ; Thoen, S. ; Vandenameele, P. ; Van der Perre, L. ; Vergara, M. ; Gyselinckx, B. ; Engels, M. ; Bolsens, I. . A digital 80 Mb/s OFDM transceiver IC for wireless LAN in the 5 GHz band. In: IEEE International Solid-State Circuits Conference, 2000, San Francisco. Digest of Technical Papers. ISSCC 2000. Piscataway, N.J.: IEEE, 2000. p. 74-75.
Eberle, W. ; Badaroglu, M. ; Derudder, V. ; Thoen, S. ; Vandenameele, P. ; Van der Perre, L. ; Vergara, M. ; Gyselinckx, B. ; Engels, M. ; Bolsens, I. . Flexible OFDM transceiver for a high-speed wireless LAN. In: IEEE VTS 50th Vehicular Technology Conference, 1999, Amsterdam. VTC 1999 - Fall. Piscataway, N.J.: IEEE, 1999. v. 5. p. 2677-2681.
Vergara, M. ; Strum, M. ; Eberle, W. ; Gyselinckx, B. . A 195K FFT/s (256-points) high performance FFT/IFFT processor for OFDM applications. In: SBT/IEEE International Telecommunications Symposium, 1998, São Paulo. ITS '98 Proceedings. Piscataway, N.J.: IEEE, 1998. v. 1. p. 273-278.
Vergara, M. . Reusable Timing Constraints for Efficient SoC STA Environment Integration. 2005. (Apresentação de Trabalho/Conferência ou palestra).

Outras produções

Vergara, M. . Method for specification and integration of reusable IP constraints. 2009.

Prêmios

2005

Best Paper - Technical Comitee Award, Synopsys Users Group Conference.

Histórico profissional

Endereço profissional

Universidade de Brasília, Centro de Apoio ao Desenvolvimento Tecnológico, CDT. , Campus Universitario Darcy Ribeiro, Edificio CDT, Asa Norte, 70904-970 - Brasilia, DF - Brasil, Telefone: (061) 31074119

Experiência profissional

2009 - Atual

ST-Ericsson

Vínculo: Celetista formal, Enquadramento Funcional: Senior Staff Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Arquitetura do Sistema: - Definição e compilação dos requisitos de concepção de vários blocos do modem EGG/WCDMA/LTE. Simulação do Sistema: - Pessoa de contato entre as seções de projeto VLSI HW e Simulação do Sistema. - Responsável de coordenar as entregas dos modelos de referência do modem. - Assistência aos engenheiros de verificação para a integração destes modelos nos testbenches RTL. Plataforma Virtual do Modem: - Membro da equipe de desenvolvimento da plataforma virtual do modem: Coware/SystemC/TLM2 - Definição da metodologia de modelagem e apoio à integração de modelos C++ dos blocos HW.

2000 - 2006

Ericsson AB

Vínculo: Celetista formal, Enquadramento Funcional: Staff Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Projeto VLSI ao nível de Chip para o modem 3GPP WCDMA na plataforma U100: - Responsável pelo STA timing-closure do modem: SNSP Primetime - Posicionamento automático de células (Physical Synthesis): Responsável pela configuração dos limites de tempo usados no posicionamento automático ( timing-driven placement): SNPS Physical Compiler + SNPS Primetime. Projeto VLSI ao nível de Chip para a plataforma U300: - Metodologia STA: Desenvolvimento de uma metodologia para a configuração eficiente de limites de tempo reutilizáveis (reusable timing constraints). Este trabalho resultou em uma patente concedida e um prêmio ao melhor artigo. Projeto VLSI ao nível de Bloco do HSDPA H-ARQ para o modem WCDMA(3GPP HSDPA UE Cat. 6 & 8 (plataforma U350/U365)): - Modelamento ao nível sistêmico: C++/SystemC, ARM SoC Designer (MaxSim). - Modelamento C++ ao nível ESL & Síntese arquitetural (RTL generation): MGC Catapult C. - Simulação RTL : MGC ModelSim, Verisity Specman., Atrenta SpyGlass, MGC FormalPro. - Síntese RTL : SNPS Design Compiler.

1998 - 2000

Interuniversitair Microeletronica Centrum Vew

Vínculo: Celetista formal, Enquadramento Funcional: ASIC Design Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Projeto DSP/VLSI do núcleo FFT/IFFT para o modem OFDM (Festival & Carnival): - Pesquisa, análise e seleção de algoritmos: MATLAB. - Refinamento de ponto flutuante a ponto fixo: MATLAB. - Projeto RTL: VHDL - Síntese e Simulação (RTL & Gate-level): SNPS Design Compiler, SNPS VCS, Perl. - Estimativa do consumo de potência: SNPS Power Compiler + VCS. System-level Modeling: Membro da equipe de modelamento sistêmico do modem OFDM: OCAPI (C/C++ based in-house tool) + GNU G++ compiler. Este modelo foi usado para: - Simulações de desempenho ao nível sistêmico. - Geração de vetores de simulação ao nível de bloco. - Refinamento de ponto flutuante a ponto fixo.