Fernando Chavez Porras

Graduado em Ingenieria Eléctrica modalidade Eletrônica pela UNIVERSIDAD DEL VALLE, Cali Colombia (1984). Com Mestrado em Engenharia Elétrica com enfase em Microeletrônica pela Universidade Estadual de Campinas (1996) e com Doutorado em Engenharia Elétrica com enfase em Microeletrônica pela Universidade de São Paulo (2004). Experiência de mas de 20 anos na área de Engenharia Elétrica, com ênfase em Projeto de Circuitos Eletrônicos CMOS, sensores integrados e identificação por radiofrequência - RFID. Entre 1987 e 1988 foi pesquisador da Twente University, Enschede na Holanda cujo principal projeto foi o desenvolvimento de um sistema de medida para deteção de acido acético na indústria de ketchup incluindo o projeto e fabricação de sensores coulometricos integrados baseados em ISFETs. Entre 1988 e 1991 foi pesquisador da Universidade del Valle em Cali, Colômbia donde participou do primeiro Programa de Microeletrônica em Colômbia e em atividades de Projeto de circuitos integrados baseados em dispositivos "gate arrays". Entre 1991 e 1994 foi pesquisador do Centro Tecnológico para Informática - CTI, Campinas cujo principal projeto foi o desenvolvimento de uma plataforma de projeto baseada em dispositivos "gate arrays" para projeto de circuitos integrados digitais. Entre 1994 e 1999 foi pesquisador do Laboratório de Sistemas Integraveis cujo principal projeto foi o desenvolvimento de uma tecnologia de post-processamento para sensores de pressão. Em 1998 foi pesquisador do Instituto Superior Técnico de Portugal - IST em Lisboa, Portugal cujo principal projeto foi o desenvolvimento de uma interface CMOS para um sensor de pressão piezo-resistivo. Entre 1999 e 2007 atuou como lider de projetos na área de gerenciamento de energia e produtos standard da Motorola/freescale usando tecnologias BICMOS. Entre 2007 e 2009 atuou como líder de projeto analógico do grupo de memórias da freescale em Campinas, Brasil. Entre 2009 e 2012 atuou como gerente técnico do LSITEC em Campinas e São Paulo Brasil cujos principais projetos foram: uma interface de sensores para aplicação indústrial; um circuito integrado para monitoramento de ECG e um circuito para processamento de sinais de um aparelho auditivo. Entre 2012 e 2013 atuou como Gerente de Projetos da Ceitec-SA, Portoalegre Brasil, cujo principal projeto foi o desenvolvimento de uma nova geração de um circuito de RFID usando tecnologia CMOS 0.18 um para identificação animal. Entre 2013-2016 atuou como Superintendente da Ceitec-SA em portoalegre e foi responsavel pelos seguintes projetos: 1) Chip do passaporte brasileiro de acordo com as normas ICAO 9303, ISO14443, ISO 7816 e com certificação Common Criteria; 2) circuito UHF RFID, EPC Gen Global; 3) circuito HF RFID ou logger de temperatura de acordo com a norma ISO15693; 4) Circuito Semi-passivo UHF RFID de acordo com o protocolo Denatran SINIAV AVI para identificação de veículosç 5) circuito LF RFID de acordo com a norma ISO 11784/11785.Entre 2017 e 2019 atuou como consultor técnico do grupo de projeto de circuitos integrados do Instituto Eldorado e também atuou como coordenador do laboratório de sistema multifísicos do Instituto. Entre setembro de 2019 e Maio de 2020 atuou como engenheiro de sistemas e líder do grupo de engenharia elétrica na proposta de migração de um poço de petroleo hidraulico para um poço implementado completamente com eletronica de potencia para alta temperatura. Ataulmente é líder de projetos do Instituto Eldorado atuando em projeto de circuitos integrados e dispositivos MEMS.

Informações coletadas do Lattes em 10/11/2022

Acadêmico

Formação acadêmica

Doutorado em Doutorado em Engenharia Elétrica

2001 - 2004

Universidade de São Paulo
Título: Estrategias de projeto para interfaces de dispositivos MEMS com tecnologia CMOS
Francisco Javier Ramirez Fernandez. Palavras-chave: MEMS; CMOS.Grande área: Engenharias

Mestrado em Engenharia Elétrica

1992 - 1996

Universidade Estadual de Campinas
Título: Sistema de medida baseado em ISFETs (Ion Sensitive Field Effect Transistor) para deteção de acidos e bases em soluções aquosas, Ano de Obtenção: 1996
Jacobus W. Swart.Palavras-chave: ISFET.Grande área: Engenharias

Graduação em Ingenieria Eléctrica

1979 - 1984

Universidad Del Valle
Título: Introducción al estudio del ISFET (Ion Sensitive Field Effect Transistor)
Orientador: Edgar Charry

Idiomas

Bandeira representando o idioma Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Bandeira representando o idioma Espanhol

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Bandeira representando o idioma Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Áreas de atuação

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Circuitos Elétricos, Magnéticos e Eletrônicos/Especialidade: Circuitos Eletrônicos.

Produções bibliográficas

  • Alfredo Olmos ; Chavez, F. ; Edison Aedo ; Alvaro Bernal ; Edgar Charry . Design of the datapath of a 16-bit RISC microprocessor using CMOS gate arrays technology. Proceedings of SPIE , v. 1405, p. 216-224, 1990.

  • 1989 PORRAS, F. C . A dipstick sensor for coulometric acid-base titrations, v. 17, p. 279-283, 1989.

  • RODRIGUES, G. M. M. ; LEAL, G. T. ; MURCIA, F. ; PORRAS, F. C ; ANDRADE, J. A. A. ; HADDAD, S. A. P. . IMPORTÂNCIA DA MEDIÇÃO DE BIOIMPEDÂNCIA EM UM MARCAPASSO ARTIFICIAL IMPLANTÁVEL PARA AVALIAR O COMPORTAMENTO DA ATIVIDADE CARDÍACA. In: Cicilia Raquel Maia Leite - UERN; Célia Aparecida dos Reis - UNESP; Pedro Canisio Binsfeld - CONEP/CNS; Suélia de Siqueira Rodrigues Fleury Rosa ? UnB. (Org.). Novas tecnologias aplicadas a saúde. 1o.ed.Mossoro: EDUERN, 2019, v. 2, p. 427-448.

  • Chavez, F. ; HERNANDEZ, D. ; LEME, C. A. ; Edgar Charry . Design Essentials and Experimental Results of a CMOS Current Reference. In: International Conference on Microelectronic and Packaging, 1999, Campinas. ICMP99, 1999.

  • Chavez, F. ; Edgar Charry ; LEME, C. A. . A Temperature Compensation Subsystem For an IMEMS CMOS Pressure Sensor. In: asics98, 1998, Rochester, NY. asics98, 1998.

  • Chavez, F. ; Alfredo Olmos ; NOGUEIRA, R. ; Edgar Charry ; LEME, C. A. . An architecture for a 12 bits resolution, low power consumption and fully integrated CMOS piezoresistive pressure sensor with thermal compensation. In: VLSI97, 1997, Gramado. VLSI97. London: Chapman & Hall, 1997. p. 42-52.

  • Chavez, F. ; Ribas R. ; Behrens F. . Matriz gatearray avançada CMOS configurável por um único nível de metal. In: VII Congresso da SBMicro, 1992, São Paulo. VII Congresso da SBMicro, 1992.

  • Chavez, F. ; Ribas R. ; Behrens F. . Uma análise para o dimensionamento dos transistores de um gatearray CMOS 1.5 micras. In: VI Congresso Brasileiro de Concepção de circuitos integrados, 1991, Jaguariuna. Uma análise para o dimensionamento dos transistores de um gatearray CMOS 1.5 micras, 1991.

Outras produções

ZAMPRONHO, F. ; Chavez, F. ; TERCARIOL, W. ; CHOY, J. . Latched comparator with reduced kickback and methods therefor. 2009.

ZAMPRONHO, F. ; Chavez, F. ; CHOY, J. ; TERCARIOL, W. . Interleaved Latch Comparators for Charge Pump Regulation. 2009.

CHOI, J. ; Chavez, F. . An Ultra Low Power Servo-Controlled Ramp Generator Using Single Clock with Amplitude Independent to Frequency. 2008.

Histórico profissional

Experiência profissional

1987 - 1988

Universiteit Twente

Vínculo: Pesquisador, Enquadramento Funcional: research Fellow, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Projeto e fabricação de sensores coulometricos baseados em ISFET (Ion Sensitive Field Effect Transistor) e desenvolvimento de um sistema de medida para deteção de acido acético.

1989 - 1990

Universidad Del Valle

Vínculo: Contrato por tempo determinado, Enquadramento Funcional: Pesquisador, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Participação no primeiro programa Colombiano de Microletrônica e projeto de circuitos usando "gate arrays" CMOS

1991 - 1993

Fundação Centro Tecnológico para Informática

Vínculo: Pesquisador, Enquadramento Funcional: Bolsista RHAE, DTI nivel 2, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Ref. Processo No. 360100/91-0. Desenvolvimento de uma plataforma de projeto de circuitos digitais baseada em "gate array" CMOS.

1997 - 1997

Instituto Superior Técnico da UTL

Vínculo: Pesquisador, Enquadramento Funcional: Reserva técnica Bolsa Fapesp, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Implementação de uma interface A/D CMOS com 12 bits de resolução e baixo consumo de potência para um sensor de pressão piezoresistivo incluindo compensação térmica da sensibilidade e "offset".

1994 - 1999

Universidade de São Paulo

Vínculo: Bolsista, Enquadramento Funcional: Pesquisador do LSI USP, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
- Bolsa RHAE DTI, nivel 7-C; 2/1995 até 10/1995; Processo 360100/91-0 - Bolsa RHAE DTI, nível 7B; 01/03/1996 até 30/05/1997; Processo 360100/91-0 - Bolsa Fapesp, 01/06/1997 até 30/01/1999; Processo 97/03818-0 Implementação de uma interface A/D CMOS com 12 bits de resolução e baixo consumo de potência para um sensor de pressão piezoresistivo incluindo compensação térmica da sensibilidade e "offset".

1999 - 2009

Motorola/freescale

Vínculo: Celetista formal, Enquadramento Funcional: Engenheiro de Projetos II, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Analog Senior IC Design Engineer 1999 ? 2007 Design leader of power management and standard products in BiCMOS (Freescale SmartMos) technology: I have been exposed among others to the design of the following block circuits: Transmission and Receiving audio system (Tx/Rx paths), Alert amplifier, LED driver, limit current, fuse block, thermal fault protection, bandgap and current references, low drop-out regulator, buck converters. 2007 ? 2009 Design leader and responsible of the Analog sub-Group in the Libraries and Memories Group. I have been exposed among others to the design of the following circuits: low cost and low power charge pumps regulators based on latched comparators, bandgaps with very low power consumption and sense amplifiers in flash memories.

2009 - 2012

LSITEC - SP

Vínculo: Bolsista, Enquadramento Funcional: Gerente Técnico de projeto de circuitos integ, Carga horária: 40, Regime: Dedicação exclusiva.

2012 - 2016

Centro Nacional de Tecnologia Eletrônica Avançada

Vínculo: Celetista, Enquadramento Funcional: Superintendente, Carga horária: 40

2017 - 2019

Instituto Eldorado - Campinas

Vínculo: Celetista, Enquadramento Funcional: Consultor Técnico, Carga horária: 40, Regime: Dedicação exclusiva.

2019 - 2020

Halliburton Serviços

Vínculo: Celetista, Enquadramento Funcional: Consultor Técnico Senior, Carga horária: 44, Regime: Dedicação exclusiva.