Pedro Henrique de Mello Morado Penna

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Produções bibliográficas

• PENNA, P. H. M. M. ; MACIEL, LUCAS ; SOUTO, JOAO VICENTE ; LIMA, DAVIDSON FRANCIS ; CASTRO, MARCIO ; BROQUEDIS, FRANCOIS ; FREITAS, H. C. ; MEHAUT, JEAN-FRANCOIS . Co-Designing Clusters of Lightweight Manycores and Asymmetric Operating System Kernels. Ieee Embedded Systems Letters , v. 13, p. 178-181, 2021.

• PENNA, P. H. M. M. ; SOUTO, JOÃO VICENTE ; ULLER, JOÃO FELLIPE ; CASTRO, MÁRCIO ; FREITAS, H. C. ; MÉHAUT, JEAN-FRANÇOIS . Inter-kernel communication facility of a distributed operating system for NoC-based lightweight manycores. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING , v. 154, p. 1-15, 2021.

• PENNA, P. H. M. M. ; A. GOMES, ANTÔNIO TADEU ; CASTRO, MÁRCIO ; D.M. PLENTZ, PATRICIA ; FREITAS, H. C. ; BROQUEDIS, FRANÇOIS ; MÉHAUT, JEAN-FRANÇOIS . A comprehensive performance evaluation of the BinLPT workload-aware loop scheduler. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 31, p. e5170, 2019.

• PENNA, P. H. M. M. ; CASTRO, MÁRCIO ; FREITAS, H. C. ; BROQUEDIS, FRANÇOIS ; MÉHAUT, JEAN-FRANÇOIS . Design methodology for workload-aware loop scheduling strategies based on genetic algorithm and simulation. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 29, p. e3933, 2017.

• PENNA, PEDRO H. ; INACIO, EDUARDO C. ; CASTRO, MÁRCIO ; PLENTZ, PATRÍCIA ; FREITAS, HENRIQUE C. ; BROQUEDIS, FRANÇOIS ; MÉHAUT, JEAN-FRANÇOIS . Assessing the Performance of the SRR Loop Scheduler with Irregular Workloads. PROCEDIA COMPUTER SCIENCE , v. 108, p. 255-264, 2017.

• SOUZA, MATHEUS A. ; PENNA, PEDRO HENRIQUE ; QUEIROZ, MATHEUS M. ; PEREIRA, ALYSON D. ; GÓES, LUÍS FABRICIO WANDERLEY ; FREITAS, HENRIQUE C. ; CASTRO, MÁRCIO ; NAVAUX, PHILIPPE O.A. ; MÉHAUT, JEAN-FRANÇOIS . CAP Bench: a benchmark suite for performance and energy evaluation of low-power many-core processors. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. n/a, p. n/a, 2016.

• FRANCESQUINI, EMILIO ; CASTRO, MÁRCIO ; PENNA, PEDRO H. ; DUPROS, FABRICE ; FREITAS, HENRIQUE C. ; NAVAUX, PHILIPPE O.A. ; MÉHAUT, JEAN-FRANÇOIS . On the energy efficiency and performance of irregular application executions on multicore, NUMA and manycore platforms. Journal of Parallel and Distributed Computing (Print) , v. 76, p. 32-48, 2015.

• PENNA, PEDRO H. ; FREITAS, H. C. . Análise e Avaliação de Simuladores de Sistemas Completos para o Ensino de Arquitetura de Computadores. INTERNATIONAL JOURNAL OF COMPUTER ARCHITECTURE EDUCATION , v. 2, p. 13-16, 2013.

• Saffran, João ; Garcia, Gabriel ; SOUZA, MATHEUS A. ; PENNA, PEDRO H. ; CASTRO, MÁRCIO ; Góes, Luís F. W. ; FREITAS, HENRIQUE C. . A Low-Cost Energy-Efficient Raspberry Pi Cluster for Data Mining Algorithms. Lecture Notes in Computer Science. naed.: Springer International Publishing, 2017, v. , p. 788-799.

• PENNA, PEDRO H. ; CASTRO, MÁRCIO . Tendências em Arquiteturas, Aplicações e Programação Paralela. Desenvolvimento de Aplicações Paralelas Eficientes com OpenMP. 1ed.Sergipe: Instituto Federal de Sergipe, 2016, v. , p. 10-24.

• PENNA, PEDRO HENRIQUE ; SOUZA, MATHEUS A. ; Podesta Junior, E. ; SOUTO, João V. ; CASTRO, MÁRCIO ; BROQUEDIS, F. ; FREITAS, HENRIQUE C. ; MEHAUT, J. . RMem: An OS Service for Transparent Remote Memory Access in Lightweight Manycores. In: - 25th International Workshop on Programmability and Architectures for Heterogeneous Multicores, 2019, Valencia, Espanha. - 25th International Workshop on Programmability and Architectures for Heterogeneous Multicores, 2019.

• PENNA, PEDRO HENRIQUE ; LIMA, D. F. ; SOUTO, João . The Hardware Abstraction Layer of Nanvix for the Kalray MPPA-256 Lightweight Manycore Processor. In: Conférence d'Informatique en Parallélisme, Architecture et Système (COMPAS), 2019, Anglet, France. Conférence d'Informatique en Parallélisme, Architecture et Système, 2019. p. 1-11.

• PENNA, PEDRO HENRIQUE ; SOUTO, JOAO VICENTE ; LIMA, DAVIDSON FRANCIS ; CASTRO, MARCIO ; BROQUEDIS, FRANCOIS ; FREITAS, HENRIQUE ; MEHAUT, JEAN-FRANCOIS . On the Performance and Isolation of Asymmetric Microkernel Design for Lightweight Manycores. In: 2019 IX Brazilian Symposium on Computing Systems Engineering (SBESC), 2019, Natal. 2019 IX Brazilian Symposium on Computing Systems Engineering (SBESC), 2019. p. 1.

• SOUZA, MATHEUS A. ; MACIEL, LUCAS A. ; PENNA, PEDRO HENRIQUE ; FREITAS, HENRIQUE C. . Energy Efficient Parallel K-Means Clustering for an Intel Hybrid Multi-Chip Package. In: 2018 30th International Symposium on Computer Architecture and High Performance Computing (SBACPAD), 2018, Lyon. 2018 30th International Symposium on Computer Architecture and High Performance Computing (SBAC-PAD), 2018. p. 372.

• PENNA, PEDRO HENRIQUE DE MELLO MORADO ; CASTRO, MARCIO BASTOS ; FREITAS, HENRIQUE COTA DE ; MEHAUT, JEAN-FRANCOIS ; CARAM, JOAO . Using the Nanvix Operating System in Undergraduate Operating System Courses. In: 2017 VII Brazilian Symposium on Computing Systems Engineering (SBESC), 2017, Curitiba. 2017 VII Brazilian Symposium on Computing Systems Engineering (SBESC), 2017. p. 193.

• PENNA, PEDRO HENRIQUE ; CASTRO, MÁRCIO ; PLENTZ, P. D. M. ; FREITAS, H. C. ; BROQUEDIS, F. ; MEHAUT, J. . BinLPT: A Novel Workload-Aware Loop Scheduler for Irregular Parallel Loops. In: Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2017, Campinas. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2017. v. 18. p. 220-231.

• LIMA, D. F. ; PENNA, PEDRO HENRIQUE ; FREITAS, H. C. . Uma Análise do Overhead Introduzido pelo Sistema Operacional Nanvix na Execução de Cargas de Trabalho. In: Workshop de Iniciação Científica (WIC), 2017, Campinas. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2017. p. 141-146.

• PENNA, PEDRO H. ; CASTRO, M. B. ; FREITAS, H. C. ; BROQUEDIS, F. ; MEHAUT, J. . Uma Metodologia Baseada em Simulação e Algoritmo Genético para Exploração de Estratégias de Escalonamento de Laços. In: Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2015, Florianópolis. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD-SSC). Porto Alegre: SBC, 2015. p. 156-167.

• AVELAR, C. P. ; PENNA, PEDRO H. ; FREITAS, H. C. . Algoritmo K-means para Mapeamento Estático de Processos em Redes-em-Chip. In: Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2014, São José dos Campos. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD). Porto Alegre: SBC, 2014. p. 204-215.

• PENNA, PEDRO H. ; FREITAS, H. C. . Investigando a Influência da Organização de Caches L2 no Desempenho de Processadores Multicore Superescalares. In: Workshop de Iniciação Científica (WIC), 2014, São José dos Campos. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD). Porto Alegre: SBC, 2014. p. 236-241.

• PENNA, PEDRO H. ; FREITAS, H. C. ; FERREIRA, R. S. . Um Processo Automatizado para Modelagem e Prototipação de Redes Reguladoras em FPGA. In: Workshop de Iniciação Científica (WIC), 2011, Vitória. Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD). Porto Alegre: SBC, 2011. p. 1-4.

• ULLER, J. F. ; SOUTO, JOAO VICENTE ; PENNA, PEDRO HENRIQUE ; CASTRO, MARCIO . Proposta de Suporte ao Padrão MPI sobre Infraestrutura de Comunicação de Baixo Nível no Nanvix OS. In: Escola Regional de Alto Desempenho da Região Sul (ERAD/RS), 2020, Santa Maria. Anais da Escola Regional de Alto Desempenho da Região Sul (ERAD/RS). Porto Alegre: Sociedade Brasileira de Computação (SBC), 2020. v. 1. p. 121-124.

• SOUTO, JOAO VICENTE ; PENNA, PEDRO HENRIQUE ; CASTRO, MARCIO ; FREITAS, H. C. . Mecanismos de Comunicação entre Clusters para Lightweight Manycores no Nanvix OS. In: Escola Regional de Alto Desempenho da Região Sul (ERAD/RS), 2020, Santa Maria. Anais da Escola Regional de Alto Desempenho da Região Sul (ERAD/RS). Porto Alegre: Sociedade Brasileira de Computação (SBC), 2020. v. 1. p. 1-4.

• ORDINE, D. ; Podesta Junior, E. ; PENNA, PEDRO HENRIQUE ; CASTRO, MARCIO . Otimização de Aplicações do CAP Bench para o Processador MPPA-256. In: Escola Regional de Alto Desempenho da Região Sul (ERAD/RS), 2019, Três de Maio. Anais da Escola Regional de Alto Desempenho da Região Sul (ERAD/RS). Porto Alegre: Sociedade Brasileira de Computação (SBC), 2019. v. 1. p. 1-6.

• SOUTO, JOAO VICENTE ; Podesta Junior, E. ; PENNA, PEDRO HENRIQUE ; CASTRO, MARCIO . Impacto de Abstrações IPC sobre o Processador MPPA-256. In: Escola Regional de Alto Desempenho da Região Sul (ERAD/RS). In: Escola Regional de Alto Desempenho da Região Sul (ERAD/RS), 2019, Três de Maio. Anais da Escola Regional de Alto Desempenho da Região Sul (ERAD/RS). Porto Alegre: Sociedade Brasileira de Comput, 2019. v. 1. p. 1-6.

• Podesta Junior, E. ; PEREIRA, A. D. ; PENNA, PEDRO H. ; Rocha, R. ; CASTRO, M. B. ; GOES, L. F. W. . PSkel-MPPA: Uma Adaptação do Framework PSkel para o Processador Manycore MPPA-256. In: Escola Regional de Alto Desempenho do Rio Grande do Sul (ERAD-RS), 2016, São Leopoldo. XVI Escola Regional de Alto Desempenho do Rio Grande do Sul. Porto Alegre: SBC, 2016.

• PENNA, PEDRO H. ; FREITAS, H. C. . Análise de Desempenho Computacional e Energético de um Problema Irregular em Plataformas Multicore, NUMA e Manycore. In: XXII Seminários de Iniciação Ciêntífica da PUC Minas, 2014, Belo Horizonte. XXII Seminários de Iniciação Ciêntífica da PUC Minas. Belo Horizonte: PUC Minas, 2014.

• PENNA, PEDRO H. ; CASTRO, MÁRCIO ; FREITAS, H. C. . SRR: Um Escalonador de Laços Sensível a Carga de Trabalho. In: Escola Regional de Alto Desempenho (ERAD-RS), 2016, São Leopoldo. Escola Regional de Alto Desempenho (ERAD-RS). Porto Alegre: SBC, 2016.

• PENNA, PEDRO HENRIQUE . BinLPT: A Novel Workload-Aware Loop Scheduler for Irregular Parallel Loops. 2017. (Apresentação de Trabalho/Simpósio).

• PENNA, PEDRO H. . SRR: Um Escalonador de Laços Sensível a Carga de Trabalho. 2016. (Apresentação de Trabalho/Seminário).

• PENNA, PEDRO H. . Uma Metodologia Baseada em Simulação e Algoritmo Genético para Exploração de Estratégias de Escalonamento de Laços. 2015. (Apresentação de Trabalho/Simpósio).

• PENNA, PEDRO H. . Algoritmo Kmeans para Mapeamento Estático de Processos em Redes-em-Chip. 2014. (Apresentação de Trabalho/Simpósio).

• PENNA, PEDRO H. . Investigando a Influência da Organização de Caches L2 no Desempenho de Processadores Multicore Superescalares. 2014. (Apresentação de Trabalho/Seminário).

• PENNA, PEDRO H. . Análise e Avaliação de Simuladores de Sistemas Completos para o Ensino de Arquitetura de Computadores. 2013. (Apresentação de Trabalho/Seminário).

• PENNA, PEDRO H. . Um Processo Automatizado para Modelagem e Prototipação de Redes Reguladoras em FPGA. 2011. (Apresentação de Trabalho/Seminário).

Outras produções

Projetos de pesquisa

• 2017 - 2021

  Eficiência Energética e Alto Desempenho de Aplicações Paralelas e Arquiteturas Many-Core Não Convencionais, Projeto certificado pelo(a) coordenador(a) Henrique Cota de Freitas em 21/07/2018., Descrição: Descrição: Com o surgimento de novas demandas de processamento, inclusive com grande volume de dados, as arquiteturas de processadores têm evoluído para o aumento gradual da quantidade de núcleos. Nesse sentido, há projetos de arquiteturas não convencionais many-core de baixo consumo energético e destinados a contextos específicos, mas que podem ser devidamente exploradas para alto desempenho. O problema é como alcançar eficiência energética e desempenho em arquiteturas não convencionais e aplicações paralelas. Nesse projeto, o objetivo é trabalhar não só no projeto de arquiteturas many-core de processadores, mas também no desenvolvimento de aplicações paralelas para a correta exploração de recursos e viabilização das arquiteturas não convencionais para alto desempenho e baixo consumo energético.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador.

• 2016 - 2021

  Design of Reconfigurable Hardware to Accelerate Deep Learning Algorithms, Projeto certificado pelo(a) coordenador(a) Henrique Cota de Freitas em 14/04/2017., Descrição: The main contribution is the proposal of Deep Learning algorithms (e.g. neural networks) for a reconfigurable heterogeneous platform, such as the multi-chip package (Broadwell + Arria 10 + software), which can fulfill the demand for high performance applied to Bioinformatics field. As a benefit to the community, we will publicly provide a set of algorithms for reconfigurable hardware in order to accelerate Big Data processing. Thus, this set of algorithms might be used to other different contexts, such as oil and gas, social media and weather forecast.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador / Luis Enrique Zárate - Integrante / Luís Fabrício Wanderley Góes - Integrante / Matheus Alcântara Souza - Integrante / Cristiane Neri Nobre - Integrante / Lucas Andrade Maciel - Integrante., Financiador(es): Intel Corporation - Outra.

• 2016 - 2021

  EnegySFE: Energy-aware Scheduling and Fault Tolerance Techniques for the Exascale Era, Projeto certificado pelo(a) coordenador(a) Márcio Bastos Castro em 24/04/2017., Descrição: The EnergySFE research project aims at proposing fast and scalable energy-aware scheduling and fault tolerance techniques and algorithms for large-scale highly parallel architectures. The main skills of different international partners will be of great significance to the success of the project: LAPESD and ECL from UFSC (Brazil), CORSE from LIG/CNRS (France), GPPD and LSE from UFRGS (Brazil), and SAPyC from ESPE (Ecuador). The project will be carried out following a methodology that combines theoretical and practical aspects. The techniques and algorithms developed during the project will be applied to real-world scientific applications. The energy and performance improvements obtained from the techniques and algorithms proposed will be evaluated by executing the applications on highly parallel architectures composed of tens or thousands of cores. Overall, the main goals of EnergySFE are the following: - Establish a perennial collaboration between UFSC,CNRS,UFRGS and ESPE as well as to promote knowledge transfer between these institutions; - Study the impact of current scheduling and fault tolerance techniques on the performance and energy consumption of scientific applications; - Propose new energy-aware scheduling algorithms adapted to highly parallel architectures; - Propose new energy-aware fault tolerance approaches adapted to highly parallel architectures; - Apply the proposed scheduling and fault tolerance approaches to real-world scientific applications and carry out experiments on highly parallel architectures composed of tens or thousands of cores; - Disseminate the results in high quality peer-reviewed international journals and conferences on the HPC domain.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Jean-François Méhaut - Integrante / Lucas Mello Schnorr - Integrante / Laercio Lima Pilla - Integrante / CASTRO, MÁRCIO - Coordenador / NAVAUX, PHILIPPE O.A. - Integrante / François Broquedis - Integrante / Patricia Della Méa Plentz - Integrante / Mário Antônio Dantas - Integrante., Financiador(es): Centre National de la Recherche Scientifique - Cooperação / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - Cooperação.

• 2014 - 2017

  Exascale Computing - Scheduling and Energy (ExaSE), Projeto certificado pelo(a) coordenador(a) Henrique Cota de Freitas em 28/02/2014., Descrição: The main scientific context of this project is high performance computing on Exascale systems: large-scale machines with billions of processing cores and complex hierarchical structures. This project intends to explore the relationship between scheduling algorithms and techniques and the energy constraints present on such exascale systems. - Cooperation Project - PUC Minas, UFRGS, and INRIA -- Coordinator (INRIA): Jean-Marc Vincent (Mescal) -- Coordinator (FAPERGS): Nicolas Bruno Maillard (UFRGS) -- Coordinator (FAPEMIG): Henrique Cota de Freitas (PUC Minas).. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador / Carlos Augusto Paiva da Silva Martins - Integrante / Cíntia Pinto Avelar - Integrante / Jean-Marc Vincent - Integrante / Arnaud Legrand - Integrante / Bruno Raffin - Integrante / Denis Trystram - Integrante / Thierry Gautier - Integrante / Jean-François Méhaut - Integrante / Vania Marangozova-Martin - Integrante / Luis Enrique Zárate - Integrante / Luís Fabrício Wanderley Góes - Integrante / Nicolas Bruno Maillard - Integrante / Lucas Mello Schnorr - Integrante / Philippe Olivier Alexandre Navaux - Integrante / Alexandre Carissimi - Integrante / Alfredo Goldman - Integrante / Matheus Miranda de Queiroz - Integrante / Cláudio Adão Nunes - Integrante / Amanda Maria Pinho Amorim - Integrante / Márcia Aparecida Nasaré Silva - Integrante / Alyson Deives Pereira - Integrante / Rodolfo Herman Lara e Silva - Integrante / Márcio Bastos Castro - Integrante / Edson Luiz Padoin - Integrante / Francieli Boito - Integrante / Joao Lima - Integrante / Julio Toss - Integrante / Laercio Lima Pilla - Integrante / Rafael Tesser - Integrante / Rodrigo Kassick - Integrante / Stefano Mor - Integrante / Daniel Cordeiro - Integrante / Emilio Francesquini - Integrante / Alessandro Kraemer - Integrante / Vinícius Gama Pinheiro - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado de Minas Gerais - Auxílio financeiro., Número de produções C, T & A: 5

• 2014 - 2017

  Projeto de uma Arquitetura de Rede-em-Chip Visando Alto Tráfego de Acesso às Memórias Cache Compartilhadas, Projeto certificado pelo(a) coordenador(a) Henrique Cota de Freitas em 14/04/2017., Descrição: Projeto CNPq Universal. Os impactos decorrentes do alto tráfego devem ser reduzidos para manter a escalabilidade e alto desempenho do processador many-core. Portanto, o objetivo deste projeto de pesquisa é propor uma arquitetura de NoC capaz de manter a escalabilidade de aplicações que dependem de muito acesso à memória.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador / Carlos Augusto Paiva da Silva Martins - Integrante / Daniel de Araújo Santos Carmo - Integrante / Luis Enrique Zárate - Integrante / Luís Fabrício Wanderley Góes - Integrante / Philippe Olivier Alexandre Navaux - Integrante / Amanda Maria Pinho Amorim - Integrante / Matheus Alcântara Souza - Integrante / Júlia Gobbo Lopes - Integrante / Guilherme Torres Castro - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa / Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro., Número de produções C, T & A: 2

• 2014 - 2015

  Balanceamento de carga em aplicações paralelas visando alto desempenho e baixo consumo de energia em Redes-em-Chip, Projeto certificado pelo(a) coordenador(a) Henrique Cota de Freitas em 11/03/2015., Descrição: O objetivo deste projeto está na proposta, desenvolvimento e avaliação de uma técnica de balanceamento de cargas de trabalho com foco em roteadores de redes-em-chip capaz de reduzir as altas latências em comunicações coletivas.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador / Amanda Maria Pinho Amorim - Integrante / Matheus Alcântara Souza - Integrante / Júlia Gobbo Lopes - Integrante / Gabriel Antunes Garcia - Integrante / Guilherme Torres Castro - Integrante., Número de produções C, T & A: 3

• 2013 - 2014

  Avaliação de Estratégias de Mapeamento de Processos em Arquiteturas Many-Core Suportadas, Descrição: O objetivo geral desta pesquisa está na avaliação de estratégias de mapeamento de processos com foco em afinidade baseada em rede-em-chip para aumento de desempenho e eficiência de aplicações em arquiteturas many-core.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Coordenador / Cíntia Pinto Avelar - Integrante / Daniel de Araújo Santos Carmo - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa., Número de produções C, T & A: 1

• 2010 - 2012

  Redes Reguladoras de Genes com Topologia Livre de Escala utilizando Processamento Paralelo com Recursos Heterogêneos, Descrição: Descrição: Instituição do coordenador do projeto: Universidade Federal de Viçosa (UFV). Edital Universal da FAPEMIG 01/2010. Este projeto irá avaliar algoritmos paralelos para um problema de bioinformática. O problema abordado será o cálculo do período das redes reguladoras de genes com topologia livre de escala. O estudo das redes reguladoras tem aplicações na compreensão de sistemas biológicos como os processos de evolução e divisão celula, fabricação de medicamentos, estudo de cancer, dentre outras. Três plataformas de baixo custo serão avaliadas: processador multicore, multicore+GPU, multicore+FPGA.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Pedro Henrique de Mello Morado Penna - Integrante / Henrique Cota de Freitas - Integrante / Ricardo dos Santos Ferreira - Coordenador / Carlos Augusto Paiva da Silva Martins - Integrante / Marcelo Lobato Martins - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado de Minas Gerais - Auxílio financeiro., Número de produções C, T & A: 1

Prêmios