SAMUEL NASCIMENTO PAGLIARINI
Possui graduação em Engenharia de Computação pela Universidade Federal do Rio Grande do Sul (2008), mestrado em Microeletrônica pela Universidade Federal do Rio Grande do Sul (2011) e doutorado em Electrical Engineering - Télécom ParisTech (2013). Tem experiência na área de Microeletrônica, com ênfase em Microeletrônica, atuando principalmente nos seguintes temas: simulação e verificação funcional.
Informações coletadas do Lattes em 26/09/2022
Acadêmico
Formação acadêmica
Doutorado em Electrical Engineering
2011 - 2013
Telecom ParisTech
Título: Reliability Analysis Methods and Improvement Techniques Applicable to Digital Circuits
Orientador: Lirida A. de B. Naviner
Mestrado em Microeletrônica
2010 - 2011
Universidade Federal do Rio Grande do Sul
Título: VEasy: a Tool Suite Towards the Functional Verification Challenges, Ano de Obtenção: 2011
Fernanda Lima Kastensmidt.Bolsista do(a): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior, CAPES, Brasil. Palavras-chave: Simulação; Verificação funcional; Automação; Métricas de cobertura.Grande área: Outros
Graduação em Engenharia de Computação
2003 - 2008
Universidade Federal do Rio Grande do Sul
Título: Particionamento no fluxo PARROT
Orientador: Ricardo Augusto da Luz Reis
Curso técnico/profissionalizante em Manutenção e montagem de computadores
2001 - 2001
Curso técnico/profissionalizante em Redes de computadores
2001 - 2001
Pós-doutorado
2013 - 2015
Pós-Doutorado. , University of Bristol, BRISTOL, Inglaterra.
Formação complementar
2008 - 2009
Extensão universitária em IC Brazil Program - Cadence Design Systems / MCT. (Carga horária: 368h). , Centro de Tecnologia da Informação Renato Archer, CTI, Brasil.
Idiomas
Inglês
Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.
Francês
Compreende Razoavelmente, Fala Razoavelmente, Lê Razoavelmente, Escreve Razoavelmente.
Áreas de atuação
Grande área: Outros / Área: Microeletrônica.
Participação em eventos
LATW - Latin-American Test Workshop.Evaluating Coverage Collection Using the VEasy Functional Verification Tool Suite. 2011. (Oficina).
SIM - South Symposium on Microelectronics.VEasy: a Functional Verification Tool Suite. 2011. (Simpósio).
BGME - Brazil Germany Workshop on Micro and Nanoelectronics.Functional Verification and Challenges. 2010. (Oficina).
SERESSA. 2010. (Seminário).
SIM - South Symposium on Microelectronics. 2010. (Simpósio).
SIM - South Symposium on Microelectronics.Partitioning in the PARROT Flow for Physical Synthesis. 2008. (Simpósio).
Produções bibliográficas
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Pagliarini, Samuel ; BENITES, LUIS ; MARTINS, MAYLER ; RECH, PAOLO ; KASTENSMIDT, FERNANDA . Evaluating Architectural, Redundancy, and Implementation Strategies for Radiation Hardening of FinFET Integrated Circuits. IEEE TRANSACTIONS ON NUCLEAR SCIENCE , v. 68, p. 1045-1053, 2021.
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Pagliarini, Samuel ; SWEENEY, JOSEPH ; MAI, KEN ; BLANTON, SHAWN ; PILEGGI, LARRY ; MITRA, SUBHASISH . Split-Chip Design to Prevent IP Reverse Engineering. IEEE Design & Test , v. 38, p. 109-118, 2021.
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PAGLIARINI, SAMUEL N. ; BHUIN, SUDIPTA ; ISGENC, MEHMET MERIC ; BISWAS, AYAN KUMAR ; PILEGGI, LARRY . A Probabilistic Synapse With Strained MTJs for Spiking Neural Networks. IEEE Transactions on Neural Networks and Learning Systems , v. 31, p. 1113-1123, 2020.
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ISGENC, MEHMET MERIC ; MARTINS, MAYLER G. A. ; ZACKRIYA, V. MOHAMMED ; PAGLIARINI, SAMUEL N. ; PILEGGI, LARRY . Logic IP for Low-Cost IC Design in Advanced CMOS Nodes. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS , v. 28, p. 585-595, 2020.
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PEREZ, TIAGO D. ; Pagliarini, Samuel . A Survey on Split Manufacturing: Attacks, Defenses, and Challenges. IEEE Access , v. 8, p. 184013-184035, 2020.
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Azambuja, José Rodrigo ; Pagliarini, Samuel ; Rosa, Lucas ; Kastensmidt, Fernanda Lima . Exploring the Limitations of Software-based Techniques in SEE Fault Coverage. Journal of Electronic Testing , p. 1-10, 2011.
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SWEENEY, JOSEPH ; MOHAMMED ZACKRIYA, V ; Pagliarini, Samuel ; PILEGGI, LAWRENCE . Latch-Based Logic Locking. In: 2020 IEEE International Symposium on Hardware Oriented Security and Trust (HOST), 2020, San Jose. 2020 IEEE International Symposium on Hardware Oriented Security and Trust (HOST), 2020. p. 132.
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PAGLIARINI, S. N. ; Fernanda Lima Kastensmidt . VEasy: a Functional Verification Tool Suite. In: SIM - South Symposium on Microelectronics, 2011, Novo Hamburgo. Anais, 2011.
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PAGLIARINI, S. N. ; Fernanda Lima Kastensmidt ; Paulo André Haacke . Evaluating Coverage Collection Using the VEasy Functional Verification Tool Suite. In: LATW - Latin-American Test Workshop, 2011, Porto de Galinhas. Proceedings, 2011.
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Paulo André Haacke ; PAGLIARINI, S. N. ; Fernanda Lima Kastensmidt . Evaluating Stimuli Generation Using the VEasy Functional Verification Tool Suite. In: SIM - South Symposium on Microelectronics, 2011, Novo Hamburgo. Anais, 2011.
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PAGLIARINI, S. N. ; Fernanda Lima Kastensmidt . VEasy: a Tool Suite for Teaching VLSI Functional Verification. In: MSE - International Conference on Microelectronic Systems Education, 2011, San Diego. Proceedings, 2011.
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PAGLIARINI, S. N. . Partitioning in the PARROT Flow for Physical Synthesis. In: XXIII SIM - 23th South Symposium on Microelectronics, 2008, Bento Gonçalves. XXIII SIM - 23th South Symposium on Microelectronics - Proceedings, 2008.
Outras produções
PAGLIARINI, S. N. . VEasy. 2010.
PAGLIARINI, S. N. . Weezer. 2008.
Histórico profissional
Experiência profissional
2009 - 2010
Centro de Treinamento I - NSCADVínculo: Colaborador, Enquadramento Funcional: Engenheiro de Circuitos Integrados Digitais, Carga horária: 40, Regime: Dedicação exclusiva.
2007 - 2008
Universidade Federal do Rio Grande do SulVínculo: Bolsista, Enquadramento Funcional: Bolsista de IC, Carga horária: 20
Outras informações:
Microeletrônica - Desenvolvimento de Ferramentas de EDA
2005 - 2006
Teracom TelemáticaVínculo: Colaborador, Enquadramento Funcional: Estagiário, Carga horária: 25
Outras informações:
Microeletrônica - FPGA - Sistemas embarcados
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