Heitor Mauro Chavez Huarachi

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Participação em eventos

Produções bibliográficas

• CARDOSO, GABRIEL BITENCOURT ; HUARACHI, HEITOR MAURO CHAVEZ ; TOMM, DANIEL FELIPE ; GOMES, JIOVANA SOUSA ; WÜRDIG, RODRIGO NOGUEIRA ; DE MORAES, MARCELO ROMERO ; BAMPI, SERGIO ; RAMOS, FÁBIO LUÍS LIVI . Hardware accelerator for VVC/H.266 residual syntax elements: a unified and resource-efficient architecture. Journal of Real-Time Image Processing , v. 22, p. 151, 2025.

• HMC Huarachi . DESENVOLVIMENTO DE UMA ARQUITETURA EM HARDWARE DO BLOCO DE BINARIZAÇÃO BASEADO NO PADRÃO VVC. 2025. (Apresentação de Trabalho/Seminário).

• HUARACHI, H. M. C. . Arquitetura para a Geração dos Elementos Sintáticos Residuais da Transformada do VVC. 2025. (Apresentação de Trabalho/Seminário).

• HMC Huarachi . HARDWARE PARA GERAÇÃO DOS ELEMENTOS SINTÁTICOS DO DecAbsLevel. 2024. (Apresentação de Trabalho/Seminário).

Projetos de pesquisa

• 2025 - 2025

  Hardware accelerator for VVC/H.266 residual syntax elements: a unified and resource-efficient architecture, Descrição: The demand for video in recent years has skyrocketed due to the massive usage of streaming providers, remote work, etc. Thus, efficient measures to comply with this scenario are necessary. The Versatile Video Coding (VVC) is the state-of-the-art standard for video coding, developed to deliver high-quality video with excellent compression capabilities. Nevertheless, the high coding efficiency comes at the cost of a considerable complexity increase. Hence, the traditional solution to this burdensome issue is to design hardware accelerators for the bottleneck steps. In recent video coding formats, the so-called Residual Coding tends to generate most of the data (called Syntax ElementsSEs) that will compose the input of the entropy coding step (the last stage of the process) and, thus, the final coded bitstream. Therefore, one may find it important to speed up the residual data processing to avoid idleness in the video coding flow, which, in turn, may hinder video encoding real-time capabilities. With that in mind, this work proposes an architectural exploration of the VVC Residual SEs (RSEs) for both Transform-based and Transform-skip modes, based on statistical analysis that corroborates the RSEs importance for the VVC coding. Finally, a complete and efficient hardware accelerator, able to generate the RSEs in both Transform-based and Transform-skip modes, is introduced, fully compliant with the VVC standard and capable of producing enough data to avoid idleness in the VVC entropy encoder with fewer resources when compared to analogous designs from the literature.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (3) / Doutorado: (2) . , Integrantes: Heitor Mauro Chavez Huarachi - Coordenador / Fabio Luis Livi Ramos - Integrante / Gabriel BItencout cardoso - Integrante.

• 2024 - 2025

  DESENVOLVIMENTO DE UMA ARQUITETURA EM HARDWARE DO BLOCO DE BINARIZAÇÃO E DO ELEMENTO SINTÁTICO RESIDUAL ESPECIAL BASEADO NO PADRÃO VVC, Descrição: Nos últimos anos, a demanda por vídeo aumentou significativamente devido ao usointensivo de plataformas de streaming e ao crescimento do trabalho remoto. Para atendera esse cenário, torna-se necessário empregar soluções de codificação mais eficientes. OVersatile Video Coding (VVC) é um padrão moderno projetado para alcançar altas taxasde compressão mantendo a qualidade do vídeo, porém essa eficiência implica maiorcomplexidade computacional. Para reduzir essa complexidade, o uso de arquiteturasdedicadas em hardware é uma abordagem amplamente adotada, especialmente nas etapascríticas do processo de codificação. Entre essas etapas, destacam-se a geração doselementos sintáticos residuais e o processo de binarização, responsáveis por grande partedos dados manipulados pelo módulo CABAC.Este trabalho apresenta o desenvolvimento completo de uma arquitetura dedicada queintegra o bloco DecAbsLevel, responsável pela geração de uma parte dos elementossintáticos residuais, e todos os métodos de binarização utilizados no processo decodificação. A validação funcional foi realizada por meio de simulações, utilizandovalores extraídos diretamente do codificador de referência do VVC. Além disso, foiconduzida uma síntese para ASIC, permitindo analisar área, potência e frequência deoperação da arquitetura. Por fim, os resultados obtidos foram comparados com trabalhoscorrelatos presentes na literatura, possibilitando avaliar o desempenho da proposta emrelação a outras implementações existentes. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) . , Integrantes: Heitor Mauro Chavez Huarachi - Integrante / Fabio Luis Livi Ramos - Coordenador.