Fabio Luís Livi Ramos

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Produções bibliográficas

• PEREIRA BITENCOURT, TULIO ; LIVI RAMOS, FÁBIO LUÍS ; BAMPI, SERGIO . AV1 Arithmetic Encoder Design on Open-Source EDA. JICS. JOURNAL OF INTEGRATED CIRCUITS AND SYSTEMS (ED. PORTUGUÊS) , v. 17, p. 1-9, 2022.

• GOMES, JIOVANA SOUSA ; BITENCOURT, TULIO PEREIRA ; BAMPI, SERGIO ; RAMOS, FABIO LUIS LIVI . Low-Power High-Throughput Architecture for AV1 Arithmetic Decoder. Ieee Design & Test , v. 39, p. 1-1, 2022.

• BITENCOURT, TULIO PEREIRA ; RAMOS, FABIO LUIS LIVI ; BAMPI, SERGIO . Power-Saving 8K Real-Time AV1 Arithmetic Encoder Architecture. Ieee Design & Test , v. 39, p. 1-1, 2022.

• RAMOS, FABIO LUIS LIVI ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . Energy-Throughput Configurable Design for Video Processing Binary Arithmetic Encoder. IEEE Transactions on Circuits and Systems for Video Technology , v. 31, p. 1163-1177, 2021.

• RAMOS, FABIO LUIS LIVI ; SAGGIORATO, ALESSANDRO VIA PIANA ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . Residual Syntax Elements Analysis and Design Targeting High-Throughput HEVC CABAC. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS. I, REGULAR PAPERS (ONLINE) , v. 67, p. 475-488, 2020.

• RAMOS, FÁBIO LUÍS LIVI ; ZATT, BRUNO ; PORTO, MARCELO SCHIAVON ; BAMPI, SERGIO . Novel Multiple Bypass Bin Scheme and Low-power Approach for HEVC CABAC Binary Arithmetic Encoder. JICS. JOURNAL OF INTEGRATED CIRCUITS AND SYSTEMS (ED. PORTUGUÊS) , v. 13, p. 1-11, 2018.

• Diniz, Claudio M. ; Abreu, Brunno ; Grellert, Mateus ; Sampaio, Felipe Martin ; Palomino, Daniel ; Livi Ramos, Fabio Lus ; ZATT, BRUNO ; BAMPI, SERGIO . Joint algorithm-architecture design of video coding modules. VLSI Architectures for Future Video Coding. 1ed.: Institution of Engineering and Technology, 2019, v. , p. 41-77.

• CARDOSO, GABRIEL BITENCOURT ; TOMM, DANIEL FELIPE ; GOMES, JIOVANA SOUSA ; WUERDIG, RODRIGO NOGUEIRA ; BAMPI, SERGIO ; LIVI RAMOS, FÁBIO LUÍS . Statistical Analysis of VVC Residual and Entropy Coding aiming Efficient Hardware Design. In: 2024 IEEE 15th Latin America Symposium on Circuits and Systems (LASCAS), 2024, Punta del Este. 2024 IEEE 15th Latin America Symposium on Circuits and Systems (LASCAS), 2024. p. 1.

• GOMES, JIOVANA SOUSA ; WUERDIG, RODRIGO N. ; RAMOS, FÁBIO LUÍS LIVI ; BAMPI, SERGIO . AV1 Residual Syntax Elements Assessment and Efficient VLSI Architecture. In: 2023 36th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2023, Rio de Janeiro. 2023 36th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2023. p. 1.

• GOMES, JIOVANA SOUSA ; BITENCOURT, TULIO PEREIRA ; BAMPI, SERGIO ; LIVI RAMOS, FÁBIO LUÍS . Analysis of AV1 Arithmetic Decoder Design Space with a Novel Multi-Boolean Approach. In: 2023 IEEE 14th Latin America Symposium on Circuits and Systems (LASCAS), 2023, Quito. 2023 IEEE 14th Latin America Symposium on Circuits and Systems (LASCAS), 2023. p. 1.

• CARDOSO, G. B. ; GOMES, JIOVANA SOUSA ; BAMPI, SERGIO ; RAMOS, FABIO LUIS LIVI . Efficient Hardware for VVC Residual Syntax Elements Generation. In: Microelectronics Student Forum (SFORUM) 2023, 2023, Rio de Janeiro. Proceedings of the Microelectronics Student Forum 2023, 2023. v. 23.

• GOMES, JIOVANA SOUSA ; BITENCOURT, TULIO PEREIRA ; BAMPI, SERGIO ; RAMOS, FÁBIO LUIS LIVI . Power-Efficient Design for AV1 Arithmetic Decoder. In: 37° Simpósio Sul de Microeletrônica (SIM), 2022, São Leopoldo. Anais do 37° Simpósio Sul de Microeletrônica (SIM), 2022.

• GOMES, JIOVANA SOUSA ; BITENCOURT, TULIO PEREIRA ; BAMPI, SERGIO ; RAMOS, FABIO LUIS LIVI . Area and Power Efficient 8K Real-Time Design for AV1 Arithmetic Decoding. In: 2022 Picture Coding Symposium (PCS), 2022, San Jose. 2022 Picture Coding Symposium (PCS), 2022. p. 7-11.

• PEREIRA BITENCOURT, TULIO ; LIVI RAMOS, FÁBIO LUÍS ; BAMPI, SERGIO . Power-Throughput Trade-off Analysis for a Novel Multi-Boolean AV1 Arithmetic Encoder Design. In: 2022 Picture Coding Symposium (PCS), 2022, San Jose. 2022 Picture Coding Symposium (PCS), 2022. p. 25-29.

• BITENCOURT, T. P. ; RAMOS, FÁBIO LUÍS LIVI ; BAMPI, SERGIO . AE-AV1: a Pipelined Architecture for the AV1 Arithmetic Encoder. In: 36 Simpósio Sul de Microletrônica (SIM), 2021, Virtual. Anais do 36 Simpósio Sul de Microleterônica (SIM), 2021.

• BITENCOURT, TULIO PEREIRA ; RAMOS, FABIO LUIS LIVI ; BAMPI, SERGIO . High-Throughput and Low-Power Architectures for the AV1 Arithmetic Encoder. In: 2021 34th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2021, Campinas. 2021 34th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2021. p. 1.

• GOMES, JIOVANA SOUSA ; LIVI RAMOS, FABIO LUIS . High-Performance Design for the AV1 Multi - Alphabet Arithmetic Decoder. In: 2021 34th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2021, Campinas. 2021 34th SBC/SBMicro/IEEE/ACM Symposium on Integrated Circuits and Systems Design (SBCCI), 2021. p. 1.

• CASTRO, WELBERT HIME LINO ; RAMOS, FÁBIO LUÍS LIVI ; NEVES, BRUNO SILVEIRA . Acelerando Convoluções em Dispositivos Reprogramáveis. In: Escola Regional de Alto Desempenho da Região Sul, 2020, Brasil. Anais da Escola Regional de Alto Desempenho da Região Sul (ERAD RS 2020). p. 77-80.

• ROBAINA, R. P. ; RAMOS, F. L. L. ; NEVES, B. S. . A Low-Power and Performance-Efficient Co-design Implementation of AES Encoder. In: Computer on the Beach, 2019. Anais do Computer on the Beach, 2019. p. 695-704.

• BORGES, T. A. ; RAMOS, F. L. L. ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, S. . Multiplier Architectures aiming Energy Efficiency within the Context of the HEVC Entropy Coding. In: Simpósio Sul de Microeletrônica (SIM), 2019, Pelotas. Anais do 34° Simpósio Sul de Microeletrônica, 2019.

• RAMOS, FABIO LUIS LIVI ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . High-Throughput Binary Arithmetic Encoder using Multiple-Bypass Bins Processing for HEVC CABAC. In: 2018 IEEE International Symposium on Circuits and Systems (ISCAS), 2018, Florence. 2018 IEEE International Symposium on Circuits and Systems (ISCAS), 2018. p. 1-5.

• SAGGIORATO, ALESSANDRO VIA PIANA ; RAMOS, FABIO LUIS LIVI ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . HEVC Residual Syntax Elements Generation Architecture for High-Throughput CABAC Design. In: 2018 25th IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2018, Bordeaux. 2018 25th IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2018. p. 193-196.

• RAMOS, FÁBIO LUÍS LIVI ; ZATT, BRUNO ; PORTO, MARCELO SCHIAVON ; BAMPI, SERGIO . Novel multiple bypass bins scheme for low-power UHD video processing HEVC binary arithmetic encoder architecture. In: the 30th Symposium, 2017, Fortaleza. Proceedings of the 30th Symposium on Integrated Circuits and Systems Design Chip on the Sands - SBCCI '17. New York: ACM Press, 2017. p. 47-52.

• DE MATOS ALONSO, CAMILA ; RAMOS, FÁBIO LUÍS LIVI ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . Low-power HEVC binarizer architecture for the CABAC block targeting UHD video processing. In: the 30th Symposium, 2017, Fortaleza. Proceedings of the 30th Symposium on Integrated Circuits and Systems Design Chip on the Sands - SBCCI '17. New York: ACM Press, 2017. p. 30-35.

• BONATTO, LUANA VIEIRA MARTINEZ ; RAMOS, FÁBIO LUIS LIVI ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . Low-power multi-size HEVC DCT architecture proposal for QFHD video processing. In: the 30th Symposium, 2017, Fortaleza. Proceedings of the 30th Symposium on Integrated Circuits and Systems Design Chip on the Sands - SBCCI '17. New York: ACM Press, 2017. p. 41-46.

• PINHO, L. B. ; RAMOS, F. L. L. ; CAMARGO, S. S. . Desenvolvimento de competências em Engenharia de Computação por meio de Visitas Técnicas amparadas por princípios de Aprendizagem Experiencial. In: Fórum de Educação em Engenharia de Computação (FEEC), 2017, Fortaleza. Anais do Fórum de Educação em Engenharia de Computação (FEEC), 2017.

• ROBAINA, R. P. ; RAMOS, F. L. L. ; NEVES, B. S. . Improving the Efficiency of AES Encryption Algorithm by Using the co-designed Strategy. In: Microelectronics Students Forum (SForum), 2017, Fortaleza. Anais do Microelectronics Students Forum, 2017.

• SILVEIRA, L. A. ; ARRIERA, M. R. ; RAMOS, F. L. L. ; NEVES, B. S. . Implementation of the AES Cryptography Algorithm. In: Microelectronics Students Forum (SForum), 2017, Fortaleza. Anais do Microelectronics Students Forum, 2017.

• RAMOS, FABIO LUIS LIVI ; GOEBEL, JONES ; ZATT, BRUNO ; PORTO, MARCELO ; BAMPI, SERGIO . Low-power hardware design for the HEVC Binary Arithmetic Encoder targeting 8K videos. In: 2016 29th Symposium on Integrated Circuits and Systems Design (SBCCI), 2016, Belo Horizonte. 2016 29th Symposium on Integrated Circuits and Systems Design (SBCCI), 2016. p. 1-6.

• SCHNEIDER, R. C. ; RAMOS, F. L. L. . A Method for Hardware and Software Comparison of CRC-16 and FDCT Function. In: Simpósio Sul de Microeletrônica, 2015, Santa Maria. Anais do 30° Simpósio Sul de Microeletrônica, 2015.

• RAMOS, F. L. L. ; ALTERMANN, J. ; ROHDE, G. ; FERRAO, D. L. ; HERVE, M. B. ; COSTA, J. ; SOARES, R. ; LUBASZEWSKI, M. . Physical Design Analysis and Techniques Aiming Low-Power. In: Workshop on Circuits and System Design, 2014, Aracaju. Proceedings, 2014.

• RAMOS, FABIO LUIS LIVI ; ZATT, BRUNO ; SILVA, THAISA LEAL ; SUSIN, ALTAMIRO ; BAMPI, SERGIO . A high throughput CAVLC hardware architecture with parallel coefficients processing for HDTV H.264/AVC enconding. In: 2010 17th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2010), 2010, Athens. 2010 17th IEEE International Conference on Electronics, Circuits and Systems, 2010. p. 587-590.

• RAMOS, F. L. L. ; BAMPI, S. . Implementação de um Codificador CAVLC para o Codificador H.264/AVC, visando Aplicações HDTV em Tempo Real. In: XV Workshop Iberchip, 2009, Buenos Aires. XV Workshop Iberchip, 2009. v. 2. p. 540-544.

• RAMOS, F. L. L. ; MARTINELLO JR, O. ; CARRO, L. . MIPS VLIW Architecture and Organization. In: 24° Simpósio Sul em Microeletrônica (SIM), 2009, Pelotas. Anais do 24 Simpósio Sul em Microeletrônica, 2009. v. 1. p. 133-136.

• HORNA, C. T. ; RAMOS, F. L. L. ; BARCELOS, M. ; REIS, R. L. . Implementação e Validação de Ip Soft Cores para Interfaces Ethernet 10/100/1000 MPBS sobre Dispositivos Regonfiguráveis. In: XIII Workshop Iberchip, 2007, Lima. XIII Workshop Iberchip, 2007.

• CARDOSO, G. B. ; RAMOS, FÁBIO LUÍS LIVI . Hardware Eficiente para a Geração do Elementos Sintáticos do VVC. In: 15 Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2023, Caçapava do Sul. Anais do 15 Salão Internacional de Ensino, Pesquisa e Extensão, 2023. v. 3.

• TOMM, D. F. ; RAMOS, FÁBIO LUÍS LIVI . Análise Estatística dos Elementos Residuais no Padrão VVC: Implicações para a Codificação de Vídeo. In: 15 Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2023, Caçapava do Sul. Anais do 15 Salão Internacional de Ensino, Pesquisa e Extensão, 2023. v. 3.

• SOUZA, K. C. M. ; RAMOS, FÁBIO LUIS LIVI . Análise dos Elementos Sintáticos Residuais do Codec AV1. In: XIV Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2022, Virtual. Anais do XIV Salão Internacional de Ensino, Pesquisa e Extensão, 2022. v. 2.

• CARDOSO, G. B. ; RAMOS, FÁBIO LUÍS LIVI . Estudo sobre o Funcionamento dos Elementos Sintáticos Residuais do Padrão VVC. In: XIV Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2022, Virtual. Anais do XIV Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2022. v. 2.

• SOUZA, K. C. M. ; RAMOS, FÁBIO LUIS LIVI . Análise da Variação de Parâmetros em uma Rede Neural Convolucional para Reconhecimento de Dígitos Escritos a Mãp. In: XIII Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2021, Virtual. Anais do XIII Salão Internacional de Ensino, Pesquisa e Extensão (SIEPE), 2021.

• GAIO, D. E. ; RAMOS, F. L. L. . A Hardware Architecture Implementing the Sigmoid Function for LSTM Neurons. In: XII Salão Internacional de Ensino, Pesquisa e Extensão, 2020, Virtual. Anais do XII Salão Internacional de Ensino, Pesquisa e Extensão, 2020. v. 12.

• GOMES, J. S. ; RAMOS, F. L. L. . Projeto de Hardware para o Bloco de Decodificação de Entropia do Formato de Codificação de Vídeo AV1. In: XII Salão Internacional de Ensino, Pesquisa e Extensão, 2020, Virtual. Anais do XII Salão Internacional de Ensino, Pesquisa e Extensão, 2020. v. 12.

• BORGES, T. A. ; RAMOS, F. L. L. . Utilizando a Técnica Operand Isolation em Arquiteturas Voltadas à Codificação de Vídeo. In: IX Salão Internacional de Ensino, Pesquisa e Extensão, 2017, Santana do Livramento. Anais do IX Salão Internacional de Ensino, Pesquisa e Extensão, 2017. v. 9.

• BORGES, T. A. ; RAMOS, F. L. L. . Estudo da Técnica Clock-Gating na Redução do Consumo de Potência Dinâmica em Circuitos Digitais. In: VIII Salão Internacional de Ensino, Pesquisa e Extensão, 2016, Uruguaiana. Anais do VIII Salão Internacional de Ensino, Pesquisa e Extensão, 2016. v. 8.

• SCHNEIDER, R. C. ; RAMOS, F. L. L. . Um Método para Comparação entre Hardware e Software das Funções CRC-16 e FDCT. In: VII Salão Internacional de Ensino, Pesquisa e Extensão, 2015, Alegrete. Anais do Salão Internacional de Ensino, Pesquisa e Extensão, 2015. v. 7.

Projetos de pesquisa

• 2024 - Atual

  SYMBIO-HW - Otimização Simbiótica para Hardware de IA: Aumentando a Eficiência de Dispositivos IoT, Descrição: Dispositivos da Internet das Coisas (IoT - Internet of Things), que são sistemasinteligentes com conexão à nuvem, estão em franca expansão e têm aplicações emdiversas áreas. Entretanto, estes sistemas necessitam cada vez mais de respostas rá-pidas e com baixa latência e, por este motivo, o processamento computacional vemsendo progressivamente transferido da nuvem (cloud) para a borda (edge). Nestecenário, redes neurais cada vez mais profundas têm mostrado ser uma solução dealta acurácia para lidar com diversas aplicações de IoT, como lojas físicas inteligen-tes, carros autoguiados, reconhecimento facial para segurança, realidade aumentadae virtual, smarthomes, indústria 4.0 e agricultura inteligente. Assim, o desafio é exe-cutar estas redes neurais que apresentam aumento significativo no volume de dadose complexidade computacional com baixa latência e alta vazão, em um ambientebastante restrito em termos de custo, potência, energia, área, etc.As soluções atuais focam em primeiramente a) otimizar o modelo destas redesneurais que executam nestes aceleradores e, após e separadamente, de maneira iso-lada, b) otimizar o sistema de hardware que executará o modelo. Isto é, há umadesconexão entre as otimizações realizadas no hardware e as aplicadas aos modelosde IA, sem uma retroalimentação integrada que considere as melhorias de um emfunção do outro. Essa rigidez limita a adaptabilidade durante a fase de projetoque, por consequência, pode não atender plenamente a requisitos não-funcionais quepodem variar conforme o contexto e a natureza do problema em questão, e que ne-cessitariam de customização e parametrização mais específicas.Neste cenário, nossa principal contribuição reside no desenvolvimento de hard-ware otimizado para redes neurais aplicadas em dispositivos de borda e Internet dasCoisas (IoT), onde, através do SYMBIO-HW, abordamos de forma integrada tanto omodelo de rede neural quanto sua execução no hardware, com uma otimização colabo-rativa e retroalimentada entre eles. O resultado esperado é a criação de várias versõesde hardware, incluindo protótipos em FPGA e designs finais em ASIC, que buscamalcançar os melhores resultados na Fronteira de Pareto quando comparados aosmétodos atuais, considerando diversos parâmetros, como energia, potência, espaçofísico, desempenho, vazão, qualidade, entre outros. Especificamente, SYMBIO-HWautomaticamente otimizará redes neurais para ambientes de IoT, utilizando técnicascomo poda, quantização e operadores aproximativos; e, a partir disto, produzirá umavariedade de dispositivos de hardware, baseados em RISC-V e aceleradores de re-des neurais, para compor MPSoCs que serão utilizados em estudos-de-caso diversos,como Monitoramento de Pragas em Frutas (com a empresa Partamon Soluções parao Manejo Integrado de Pragas); detecção automática do Mosquito Aedes Aegypti(com a empresa AIdentify Sensoriamento e Desenvolvimento de Programas LTDA);Classificação de imagens por satélite; Classificação de RF para Redes 5G; e Detecçãode Instrusos por Câmeras de Segurança; dentre outros estudos-de-caso que poderãosurgir através das outras empresas parceiras (e.g. AEL). Haverá implementações emFPGA e/ou ASIC (com apoio da empresa HT-Micron).. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (25) / Mestrado acadêmico: (19) / Doutorado: (14) . , Integrantes: Fábio Luís Livi Ramos - Integrante / Marcelo Lubaszewski - Integrante / Diniz, Claudio M. - Integrante / Grellert, Mateus - Integrante / José Rodrigo Furlanetto de Azambuja - Integrante / Arthur Francisco Lorenzon - Integrante / Marcelo Luizelli - Integrante / Gabriel Luca Nazar - Integrante / Mateus Beck Rutzig - Integrante / Paulo Francisco Butzen - Integrante / Felipe de Souza Marques - Integrante / Antonio Carlos Schneider Beck Filho - Coordenador / Paulo R. Ferreira Jr. - Integrante / Lisane Brisolara de Brisolara - Integrante / Júlio Carlos Balzano de Mattos - Integrante / Fábio Diniz Rossi - Integrante / Gilson Wirth - Integrante / Fernanda Lima Kastensmidt - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Auxílio financeiro.

• 2022 - Atual

  Algoritmos e Arquiteturas de Alto Desempenho para Processamento de Vídeo Digital, Descrição: A expansão da demanda por transmissão e armazenamento de vídeo pela internet nos últimos anos tem levado a um crescente aumento da banda necessária para a distribuição de vídeo até o usuário final. O vídeo cru, de outra forma, seria inviável de ser transmitido ou armazenado. Adicione-se as crescentes novas altas resoluções e também melhorias em qualidades (e.g., High Dynamic Range - HDR). Portanto, essa situação demanda novos padrões de codificação de vídeo para lidar com a problemática apresentada. Pode-se destacar o Versatile Video Coding (VVC), sucessor do High-Efficiency Video Coding (HEVC), com o intuito de ser o estado-da-arte em termos de compressão de vídeo e manutenção de qualidade do vídeo decodificado, apto a lidar com as crescentes demandas de qualidade de vídeos mais modernos. Além disso, esforços recentes por parte de empresas como a Google, Netflix, Amazon, dentre outros, vêm buscando uma alternativa aos tradicionais padrões como o HEVC, ou mesmo o VVC, que não implique no pagamento de royalties advindos de patentes para fazer o uso do mesmo. Dentro desse contexto, surge o codec AV1 - AOMedia1, com o objetivo de também ter ganhos de compressão em relação a padrões anteriores, e com a vantagem de não haver o custo relacionado a patentes de terceiros. Uma terceira via de pesquisa, tanto factível de ser aplicada junto aos padrões/codecs de vídeo existentes, ou mesmo de forma totalmente autônoma (os chamados AutoEncoders), é o uso de Aprendizagem de Máquina como opção visando melhorias no processo de codificação de vídeo. Somado a tudo já dito, mesmo os mais modernos padrões e codecs de vídeo ainda têm dificuldades de alcançar o desempenho necessário para processamento em tempo real quando os processos de compactação são realizados em cima de soluções em software rodando em processadores de uso geral. Assim sendo, a alternativa é buscar soluções em hardware digital, seja em ASIC (Application Specific Integrated Circuit), seja em FPGA (Field Programmable Gate Array) para o codec de vídeo como um todo, ou para etapas críticas dentro do fluxo de processamento. Complementarmente, mas de igual importância, como essas soluções em hardware muitas vezes são utilizadas dentro de sistemas embarcados dependentes de bateria como fonte de energia (e.g., smartphones), existe, além do interesse com o desempenho, também a preocupação em fazer projetos que visem economia energética do circuito para o processamento de vídeo. Em suma, esse projeto tem três vértices principais, conforme o próprio título do mesmo já mencionada: (i) propor melhorias algorítmicas ou heurísticas em modernos padrões/formatos de codificação de vídeo como o VVC e AV1; (ii) propor soluções em partes críticas e suscetíveis de padrões e codecs de vídeo com o uso de Aprendizagem de Máquina, com o intuito de melhorar o desempenho de codificação dos mesmos; e (ii) projetar circuitos para processamento de vídeo em hardware digital visando desempenho em tempo-real e, ao mesmo tempo, com economia de energia, que potencialmente farão o uso das propostas alcançadas nos pontos (i) e (ii).. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (2) / Mestrado acadêmico: (1) . , Integrantes: Fábio Luís Livi Ramos - Coordenador / ZATT, BRUNO - Integrante / BAMPI, SERGIO - Integrante / PORTO, MARCELO SCHIAVON - Integrante / Luciano Volcan Agostini - Integrante / GOMES, JIOVANA SOUSA - Integrante / BITENCOURT, TULIO PEREIRA - Integrante / Kelvin Clovis Montoli de Souza - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Auxílio financeiro.

• 2022 - Atual

  Algoritmos e Arquiteturas de Hardware Dedicadas para Codificação de Light Fields, Descrição: This Project aims to develop algorithms and dedicated hardware architectures for light-fields coding. Novel coding algorithms will be proposed targeting prediction step and residual coding step within the light field codec considering the impact in terms of complexity and memory pressure. Based on the proposed algorithms, novel hardware architectures will be designed including the processing units and memory hierarchies. When considering the technical perspective, developing systems able to encode or decode light fields brings a set of challenges. At the one hand, there is the huge amount of data associated to light fields and the need for efficient coding algorithms. At the other hand, it is necessary to develop high throughput systems able to process light fields at real time whereas respecting processing, memory and energy constraints. Novel algorithms will be proposed targeting high coding efficiency whereas considering computation, memory traffic and energy consumption aspects. Dedicated hardware architectures will be developed, including processing units and memory hierarchy, to implement the proposed algorithm and applying low-power design techniques. The architectures will be described using VHDL, validated, synthesized for ASIC and characterized considering distinct energy operation points The project coordinator presents extensive experience in the field of research and has coauthored one book (published by international press) and dozens of scientific papers publish in premier conferences and journals. These are the results of more than 15 years of research that include three years of international experience and intern researcher at the Karlsruhe Institute of Technology (KIT), Germany, and one year as post-doc researcher at the University of California at Irvine (UCI), USA. The acceptance of this project will lead to increased interaction between local researchers and students but also strengthen relations with other Brazilian and international universities, such as: Universidade Federal do Rio Grande do Sul (UFRGS), Universidade Federal do Pampa (UNIPAMPA), Instituto Federal de Educação, Ciência e Tecnologia Sul-Riograndense (IFSul), Instituto Federal de Educação, Ciência e Tecnologia do Rio Grande do Sul (IFRS), New York University (NYU), UAE, and University of California at Irvine (UCI), USA.. , Situação: Em andamento; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) / Mestrado acadêmico: (3) / Doutorado: (3) . , Integrantes: Fábio Luís Livi Ramos - Integrante / ZATT, BRUNO - Coordenador / Diniz, Claudio M. - Integrante / Sampaio, Felipe Martin - Integrante / Wagner Ishizaka Penny - Integrante / Carlos Michel Betemps - Integrante / Lucas Dias dos Santos - Integrante / Igor de Souza Rosler - Integrante / Lucas Seidy Ribeiro dos Santos Ikenoue - Integrante / Matheus da Silva Jahnke - Integrante / Anderson Priebe Ferrugem - Integrante / Italo Dombrowski Machado - Integrante / Rafael dos Santos Ferreira - Integrante / Renira Carla Soares - Integrante / Aminadabe dos Santos Pires Soares - Integrante., Financiador(es): Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - Auxílio financeiro.

• 2019 - 2022

  Algoritmos e Arquiteturas Digitais para a Nova Geração de Padrões de Codificação de Vídeo, Descrição: A alta demanda por processamento de vídeo digital nos dias de hoje requer novas estratégias para, de forma eficiente, armazenar e transmitir vídeo. Por essa razão, novos padrões de codificação (i.e., compactação) de vídeo surgem frente aos desafios que modernas altas resoluções e crescente qualidade impõem dentro do contexto apresentado, apresentando novos ferramentais algorítmicos para a compactação mais eficiente do volume ainda maior de dados de vídeo. Dentro desse contexto, dois novos padrões em desenvolvimento se destacam: o AV1 (AOMedia Video 1) e o VVC (Versatile Video Coding). Ambos padrões estão sendo desenvolvidos de forma concorrente, mas buscando melhorias em termos de manutenção da qualidade dos vídeos compactados de padrões anteriores (e.g., HEVC, H.264/AVC, VPx), e ao mesmo tempo reduzindo ainda mais o volume de dados que representa esse vídeo. Além disso, a necessidade de geração, transmissão, e recepção desses vídeos em tempo-real requer arquiteturas dedicadas em hardware para, de fato, se alcançar os requisitos de performance mínimos, que de outra forma não seria possível em software rodando em processadores de uso geral. De tal forma, projetos eficientes buscando não só alta-vazão, mas também redução no consumo energéticos são necessários, especialmente devido ao fato de boa parte do processamento de vídeo atualmente ocorrer em dispositivos dependentes de bateria (e.g., smartphones). Em suma, esse projeto visa o estudo, proposta e implementação de possíveis melhorias algorítmicas a serem consideradas para inclusão nesses emergentes padrões de codificação de vídeo, assim como novas arquiteturas em hardware digital visando aplicações embarcadas de tempo-real e de baixo consumo energético de vídeo.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (4) / Mestrado acadêmico: (1) . , Integrantes: Fábio Luís Livi Ramos - Coordenador / GOMES, JIOVANA SOUSA - Integrante / BITENCOURT, TULIO PEREIRA - Integrante / Kelvin Clovis Montoli de Souza - Integrante / Rafael Luz Melo - Integrante / André Pimentel Magalhães - Integrante.

• 2017 - 2019

  Algoritmos e Arquiteturas voltados para Alto Desempenho e Baixo Consumo de Potência para o Bloco de Codificação de Entropia CABAC segundo o padrão HEVC de Codificação de Vídeo., Descrição: Reprodução, gravação e compartilhamento de vídeo é um tópico de alto interesse, dado o mercado bilionário que ele movimenta. Assim sendo, a codificação de vídeo se torna um assunto de suma relevância neste contexto. Por codificação de vídeo, se entende compressão dos dados que formam o vídeo, a fim de ser possível a sua transmissão e armazenamento, baseado nas redundâncias das informações que formam as imagens de uma sequência de vídeo. O padrão HEVC (High Efficiency Video Coding) é um dos padrões mais atuais para os fins de codificação, onde sua primeira versão foi lançada em 2013, sendo lançadas algumas extensões a posteriori. Dada às restrições em relação a alto desempenho e a baixo consumo energético que o mercado exige, uma alternativa óbvia para a implementação dos codecs de vídeo são arquiteturas digitais dedicadas apenas a esse propósito, em oposição a softwares para o mesmo fim rodando em processadores de uso geral. Um dos blocos principais dentro de um codificador HEVC é o codificador de entropia, cujo algoritmo utilizado pelo padrão é o CABAC (Context Adaptive Binary Arithmetic Coding), sendo o que gera o bitstream final de um vídeo codificado. O estudo de técnicas, algoritmos e arquiteturas para o CABAC, além de blocos adjacentes, é o foco de pesquisa desse projeto.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (3) . , Integrantes: Fábio Luís Livi Ramos - Coordenador.

• 2015 - 2017

  Algoritmos e Arquiteturas em Hardware Digital de Alto Desempenho e de Baixo Consumo para o padrão HEVC de Codificação de Vídeo e suas Extensões, Descrição: Reprodução, gravação e compartilhamento de vídeo é um tópico de alto interesse, dado o mercado bilionário que ele movimenta. Assim sendo, a codificação de vídeo se torna um assunto de suma relevância neste contexto. Por codificação de vídeo, se entenda compressão dos dados que formam o vídeo a fim de ser possível a sua transmissão e armazenamento, baseado nas redundâncias das informações que formam as imagens de uma sequência de vídeo. Atualmente, o padrão estado-da-arte em termos de codificação de vídeo é o HEVC, onde sua primeira versão foi lançada em 2013, sendo lançadas algumas extensões a posterior, dentre as quais podemos destacar aquelas voltadas para alcance estendido de dados (Range Extension), conteúdo de tela (Screen Content). Dada às restrições em relação a alto desempenho e a baixo consumo energético que o novo padrão e o mercado exigem, uma alternativa óbvia para a implementação dos codecs de vídeo são arquiteturas digitais dedicadas a apenas esse propósito, em oposição a softwares para o mesmo fim rodando em processadores de uso geral. O estudo de técnicas, algoritmos e arquiteturas para os blocos funcionais que formam o codificador HEVC, além de suas principais extensões é o foco dessa pesquisa.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (2) . , Integrantes: Fábio Luís Livi Ramos - Coordenador.

Prêmios