Leonardo Tomazine Neto

Graduado em Engenharia Elétrica na Universidade Federal do Pampa (UNIPAMPA) com período sanduíche na National University of Ireland - Maynooth (NUIM) (através do Programa Ciência Sem Fronteiras, financiado pela CAPES) e bolsista de iniciação científica do CNPq. Membro do Grupo de Arquitetura de Computadores e Microeletrônica (GAMA) desde de 2011. Projetista de Circuitos Integrados, formado em 2016 pelo programa CI Brasil. Atuou por cerca de 6 anos como Engenheiro Eletrônico nas empresas BrPhotonics e Idea Electronic Systems, ambas com sede em Campinas - SP, tendo como principal responsabilidade a etapa de implementação física no projeto de circuitos integrados. Atualmente trabalha como ASIC Physical Design Engineer (Staff) na Synopsys (Porto - Portugal).

Informações coletadas do Lattes em 11/10/2025

Acadêmico

Formação acadêmica

Mestrado interrompido em 2017 em Engenharia Elétrica

2016 - Atual

Universidade Estadual de Campinas
Ano de interrupção: 2017

Mestrado interrompido em 2016 em Microeletrônica

2015 - Atual

Universidade Federal do Rio Grande do Sul
Orientador: Ricardo Reis
Ano de interrupção: 2016

Graduação em Engenharia Elétrica

2010 - 2015

Universidade Federal do Pampa
Título: Implementação de Pipeline de Instruções no Microcontrolador PAMPIUM I
Orientador: Alessandro Girardi
com Bolsista do(a): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior, CAPES, Brasil.

Curso técnico/profissionalizante interrompido em 2010

2009 - Atual

Escola Técnica Estadual Monteiro Lobato
Ano de interrupção: 2010

Ensino Médio (2º grau)

2004 - 2006

Colégio Estadual João Mosmann

Ensino Fundamental (1º grau)

1996 - 2003

EMEF Idalino Pedro da Silva

Formação complementar

2015 - 2016

Extensão universitária em CI Brasil. (Carga horária: 1757h). , Universidade Federal do Rio Grande do Sul, UFRGS, Brasil.

Áreas de atuação

Grande área: Engenharias / Área: Engenharia Elétrica.

Participação em eventos

VI Latin American Symposium on Circuits & Systems - LASCAS 2015. 2015. (Simpósio).

XXI Iberchip Workshop ? IWS?2015. 2015. (Oficina).

28th South Symposium on Microelectronics. 2013. (Simpósio).

8th EAMTA. 2013. (Oficina).

CAMTA 2013. 2013. (Congresso).

XV EMICRO. 2013. (Oficina).

25th SBCCI. 2012. (Congresso).

27th SBMicro. 2012. (Simpósio).

2th WCAS.Physical Synthesis and Electrical Characterization of the IP-Core of an IEEE-754 Compliant Single Precision Floating Point Unit. 2012. (Outra).

Chip in Brasília. 2012. (Congresso).

IV SIEPE. Implementação de uma Unidade Aritmética em Ponto Flutuante. 2012. (Congresso).

XII SForum. 2012. (Congresso).

XIV EMICRO. 2012. (Seminário).

XXVII South Symposium on Microelectronics. 2012. (Simpósio).

Produções bibliográficas

TOMAZINE, L.N. ; AVELAR, H. ; PARIS, L. ; NEGREIROS, M. . Area Optimized Design of a 180 nm BPSK Modulator for a New SBCD Transponder SoC. In: Workshop on Circuits and System Design - WCAS, 2016, Belo Horizonte. Chip on the Mountains, 2016.
DOMANSKI, R. A. ; TOMAZINE, L.N. ; GIRARDI, A. G. . Automatic Design of an OTA based on Particle Swarm Optimization. In: 30º Simpósio Sul de Microeletrônica, 2015, Santa Maria. Proceedings, 2015.
TOMAZINE, L.N. ; ENGROFF, A. ; DOMANSKI, R. A. ; GIRARDI, A. G. . Memory Organization of PAMPIUM I Aiming FPGA Implementation. In: 30º Simpósio Sul de Microeletrônica, 2015, Santa Maria. Proceedings, 2015.
TOMAZINE, L.N. ; GIRARDI, A. G. ; ENGROFF, A. ; SCHLOSSER, E. . Physical Synthesis and Electrical Characterization of the IP-Core of an IEEE-754 Compliant Single Precision Floating Point Unit. In: 2th Workshop on Circuits and Systems Design ? WCAS 2012, 2012, Brasília - DF. Proceedings, 2012.
TOMAZINE, L.N. ; GIRARDI, A. G. ; ENGROFF, A. ; SCHLOSSER, E. . Implementação de uma Unidade Aritmética em Ponto Flutuante. In: IV Salão Internacional de Ensino, Pesquisa e Extensão, 2012, Bagé. Anais do Evento, 2012.
TOMAZINE, L.N. ; ENGROFF, A. ; DOMANSKI, R. A. ; GIRARDI, A. G. . Memory Organization of PAMPIUM I Aiming FPGA Implementation. 2015. (Apresentação de Trabalho/Simpósio).
TOMAZINE, L.N. ; ENGROFF, A. ; DOMANSKI, R. A. ; GIRARDI, A. G. . Memory Organization of PAMPIUM I Aiming FPGA Implementation. 2015. (Apresentação de Trabalho/Conferência ou palestra).
TOMAZINE, L.N. ; GIRARDI, A. G. ; ENGROFF, A. ; SCHLOSSER, E. . Implementação de uma Unidade Aritmética em Ponto Flutuante. 2012. (Apresentação de Trabalho/Outra).
TOMAZINE, L.N. ; GIRARDI, A. G. ; ENGROFF, A. ; SCHLOSSER, E. . Physical Synthesis and Electrical Characterization of the IP-Core of an IEEE-754 Compliant Single Precision Floating Point Unit. 2012. (Apresentação de Trabalho/Outra).

Projetos de pesquisa

2015 - 2015

Programa de Desenvolvimento Acadêmico, Descrição: Desenvolvimento de um core (núcleo) otimizado da DCT (Transformada Discreta do Cosseno) para aplicações no processamento de imagem padrão 1080p (FullHD). , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (1) . , Integrantes: Leonardo Tomazine Neto - Integrante / Sidinei Ghissoni - Coordenador.
2011 - 2013

Brazil IP, Descrição: Pesquisa relativa ao projeto Brazil-IP - Implementação de uma Unidade Aritmética em Ponto Flutuante Padrão IEEE 754. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Leonardo Tomazine Neto - Integrante / Alessandro Gonçalves Girardi - Coordenador.

Histórico profissional

Endereço profissional

Universidade Federal do Pampa. , Av. Tiarajú, nº 810, Ibirapuitã, 97546550 - Alegrete, RS - Brasil, URL da Homepage:

Experiência profissional

2015 - 2015

Universidade Federal do Pampa

Vínculo: Estudante, Enquadramento Funcional: Bolsista, Carga horária: 12

Outras informações:
Desenvolvimento de um core (núcleo) otimizado da DCT (Transformada Discreta do Cosseno) para aplicações no processamento de imagem padrão 1080p (FullHD)

2011 - 2013

Universidade Federal do Pampa

Vínculo: Estudante, Enquadramento Funcional: Iniciação Científica, Carga horária: 20

Outras informações:
Pesquisa relativa ao projeto ?Brazil-IP - Implementação de uma Unidade Aritmética em Ponto Flutuante Padrão IEEE 754?

2010 - 2010

Universidade Federal do Pampa

Vínculo: Estudante, Enquadramento Funcional: Monitor, Carga horária: 20

Outras informações:
Bolsista do Programa de Bolsas de Desenvolvimento Acadêmico (PBDA) da Universidade Federal do Pampa. Atuando como monitor da Disciplina de Cálculo I dos cursos do Campus Alegrete no 2º semestre de 2010. Atividades Desenvolvidas: Auxiliar os alunos das referidas disciplinas na resolução de exercícios, trabalhos, bem como na elucidação de dúvidas referentes ao conteúdo teórico;

2017 - 2017

BrPhotonics Produtos Optoeletrônicos

Vínculo: Colaborador, Enquadramento Funcional: Engenheiro Eletrônico, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Defined the constraints for MMMC analysis, listing the operation corners and generate a MMMC file; Adapted the scripts and executed all the physical implementation flow (from floorplan to GDSII);Verified the power consumption and rail integrity (IR drop and EM);Performed signoff STA and physical verification.TOOLS: Innovus, Quantus, IC Compiler, PrimeTime, Calibre, ConformalSCRIPTS: TCL, Bash

2016 - 2017

BrPhotonics Produtos Optoeletrônicos

Vínculo: Bolsista, Enquadramento Funcional: Digital IC Designer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Worked along all the project flow (from system modeling to chip-finishing) of a full chip using 28nm node; Develop a referential and an architectural model, in SystemC language, of a DSP block, aiming the lower possible resources to achieve the defined precision; Created the RTL module cycle accurate with the SystemC architectural model; Performed the block power analysis and logical synthesis.

2020 - 2022

Idea Sistemas Eletrônicos

Vínculo: Colaborador, Enquadramento Funcional: Senior Digital Physical Design Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Created complete Power Integrity scripts used in several 7nm MPW tape-outs and recently in a 6nm full mask tape-out;Worked together with our physical design team to develop the implementation, signoff STA and physical verification scripts.Implemented a 1M+ instances testchip with GPIOs and memories in 7nm node;Place and route of an 20M+ standard cells ASIC DSP using 28nm node; Implemented full place and route of several blocks (last ones having 3M+ instances) in 7nm node;Generated lib files for blocks for hierarchical STA;Worked on both blocks and toplevel at the same time. Partitioned all blocks and delivered DEF files for other designers;Partitioned and pin assigned the blocks, considering timing budgeting and focusing on reducing routing on top level;Implemented powerplan on toplevel for reduced IR Drop;IO ring implementation following ESD guidelines;Bump placement and assignment of the entire digital core;Flipchip routing;STA of toplevel using flat approach (netlist and parasitics of all blocks);Physical verification of blocks and toplevel.TOOLS: Innovus, Quantus, Tempus, Voltus, PrimeTime, Calibre, ConformalSCRIPTS: TCL, Bash

2017 - 2019

Idea Sistemas Eletrônicos

Vínculo: Colaborador, Enquadramento Funcional: Digital Physical Design Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

2024 - Atual

Synopsys

Vínculo: Colaborador, Enquadramento Funcional: ASIC Physical Design, Staff Engineer, Carga horária: 40

Outras informações:
Working on PnR of a 4nm testchip.

2022 - 2024

Synopsys

Vínculo: Colaborador, Enquadramento Funcional: ASIC Physical Design, Senior Engineer, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Worked on PnR of subsystem multi partition design in 7nm node.Worked on PNR of a 14nm testchip.

2024 - Atual

Universidade SENAI CIMATEC

Vínculo: Bolsista, Enquadramento Funcional: Especialista Visitante Nível 2, Carga horária: 20

Outras informações:
ITAG SISTEMAS INTELIGENTES - CHIP RFID UHF Nacional:O projeto visa o desenvolvimento de um chip e de antenas que serão utilizados em tags de identificação por radiofrequência (RFID) muito utilizadas em rastreamento de ativos para controle logístico ou patrimoniais. O chip irá operar em UHF, na faixa de frequência de 860-960 MHz, atendendo ao padrão internacional EPC Global.