Alexandre Solon Nery

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Produções bibliográficas

• GOLDSTEIN, BRUNNO F. ; PATIL, VINAY C. ; FERREIRA, VICTOR C. ; Nery, Alexandre S. ; FRANCA, FELIPE M. G. ; KUNDU, SANDIP . Preventing DNN Model IP Theft via Hardware Obfuscation. IEEE Journal on Emerging and Selected Topics in Circuits and Systems , v. 1, p. 1-1, 2021.

• SAMPAIO, A. A. ; SENA, ALEXANDRE ; SOLON NERY, ALEXANDRE . Enabling heterogeneous raytracing acceleration in edge/cloud architectures. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 1, p. 1, 2020.

• JORGE, CARLOS ANTONIO ; NERY, A. S. ; MELO, ALBA ; GOLDMAN, A. . A CPU-FPGA Heterogeneous Approach for Biological Sequence Comparison using High Level Synthesis. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 1, p. 1-1, 2020.

• ROCHA, M. P. ; Felipe M. G. França ; NERY, A. S. ; GUEDES, L. S. . An optimised dataflow engine for GPGPU stream processing. International Journal of Grid and Utility Computing , v. 10, p. 248, 2019.

• Nery, A.S. ; SENA, A. C. ; GUEDES, L. S. . An efficient pathfinding system in FPGA for edge/fog computing. International Journal of Grid and Utility Computing , v. 10, p. 212, 2019.

• MARZULO, L. A. J. ; SENA, A. C. ; NERY, A. S. ; BENTES, C. B. ; COELHO, I. M. ; CASTRO, M. C. S. ; OLIVEIRA, S. T. ; ALVES, T. A. O. ; FRANCA, F. M. G. . DTM@GPU: Characterizing and evaluating trace redundancy in GPU. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 1, p. e4450, 2018.

• ROUBERTE, LEANDRO ; SENA, ALEXANDRE C. ; NERY, A. S. ; MARZULO, LEANDRO A. J. ; ALVES, TIAGO A. O. ; FRANÇA, F. M. G. . DF-DTM: Dynamic Task Memoization and reuse in dataflow. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE , v. 31, p. e4937, 2018.

• Nery, Alexandre S. ; NEDJAH, Nadia ; França, Felipe M. G. ; JÓ'WIAK, LECH ; Corporaal, Henk . Automatic complex instruction identification for efficient application mapping onto application-specific instruction set processors. Analog Integrated Circuits and Signal Processing , v. 1, p. 1-20, 2015.

• NERY, A. S. ; NEDJAH, Nadia ; Felipe M. G. França . An efficient parallel architecture for ray-tracing. Analog Integrated Circuits and Signal Processing , v. 69, p. 1-14, 2012.

• Nery, Alexandre S. ; NEDJAH, Nadia ; França, Felipe M.G. ; Jówiak, Lech . Parallel processing of intersections for ray-tracing in application-specific processors and GPGPUs. Microprocessors and Microsystems , v. 1, p. 1-11, 2012.

• Nery, Alexandre S. ; Jówiak, Lech ; Lindwer, Menno ; Cocco, Mauro ; NEDJAH, Nadia ; França, Felipe M.G. . Hardware reuse in modern application-specific processors and accelerators. Microprocessors and Microsystems , p. 1-9, 2012.

• Nery, Alexandre S. ; NEDJAH, Nadia ; França, Felipe M.G. . Efficient hardware implementation of Ray Tracing based on an embedded software for intersection computation. Journal of Systems Architecture , v. i, p. 1-10, 2011.

• NERY, A. S. ; NEDJAH, Nadia ; Felipe M. G. França . Two Alternative Parallel Implementations for Ray Tracing: OpenMP and MPI. Mecánica Computacional , v. XXIX, p. 6295-6302, 2010.

• NERY, A. S. ; Nedjah, N. ; Franca, F.M.G. . A massively parallel hardware architecture for ray-tracing. International Journal of High Performance Systems Architecture (Print) , v. 2, p. 26, 2009.

• Nery, Alexandre S. ; NEDJAH, Nadia ; França, Felipe M. G. ; Jozwiak, Lech ; Corporaal, Henk . A Reconfigurable Ray-Tracing Multi-Processor SoC with Hardware Replication-Aware Instruction Set Extension. In: Kolodziej, J.; Di Martino, B.; Talia, D.; Xiong, K.. (Org.). Lecture Notes in Computer Science. 1ed.: Springer International Publishing, 2013, v. 8285, p. 346-356.

• Nery, Alexandre S. ; NEDJAH, Nadia ; França, Felipe M. G. ; Jozwiak, Lech . Interactive Volume Rendering Based on Ray-Casting for Multi-core Architectures. Lecture Notes in Computer Science. 1ed.: Springer Berlin Heidelberg, 2013, v. , p. 177-186.

• DA SILVA, IAGO P. ; DOS SANTOS, JORGE G. ; Nery, Alexandre S. . A Collaborative Weightless Neural Network. In: 2021 Workshop on Communication Networks and Power Systems (WCNPS), 2021, Brasilia. 2021 Workshop on Communication Networks and Power Systems (WCNPS), 2021. p. 1.

• GOLDSTEIN, BRUNNO F. ; SRINIVASAN, SUDARSHAN ; DAS, DIPANKAR ; BANERJEE, KUNAL ; SANTIAGO, LEANDRO ; FERREIRA, VICTOR C. ; Nery, Alexandre S. ; KUNDU, SANDIP ; FRANCA, FELIPE M. G. . Reliability Evaluation of Compressed Deep Learning Models. In: 2020 IEEE 11th Latin American Symposium on Circuits & Systems (LASCAS), 2020, San Jose. 2020 IEEE 11th Latin American Symposium on Circuits & Systems (LASCAS). IEEE: IEEE, 2020. p. 1.

• AZEVEDO, IGOR L.R. ; Nery, Alexandre S. ; SENA, ALEXANDRE DA C. . A SHA-3 Co-Processor for IoT Applications. In: 2020 Workshop on Communication Networks and Power Systems (WCNPS), 2020, Brasilia. 2020 Workshop on Communication Networks and Power Systems (WCNPS), 2020. p. 1.

• FERREIRA, VICTOR C. ; Nery, Alexandre S. ; MARZULO, LEANDRO A. J. ; SANTIAGO, LEANDRO ; SOUZA, DIEGO ; GOLDSTEIN, BRUNNO F. ; FRANCA, FELIPE M. G. ; ALVES, VLADIMIR . A Feasible FPGA Weightless Neural Accelerator. In: 2019 IEEE International Symposium on Circuits and Systems (ISCAS), 2019, Sapporo. 2019 IEEE International Symposium on Circuits and Systems (ISCAS), 2019. p. 1.

• SAMPAIO, ADRIANNO ; SENA, ALEXANDRE ; NERY, ALEXANDRE . A Re-Configurable Ray-Triangle Vector Accelerator for Emerging Fog Architectures. In: 2019 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2019, Rio de Janeiro. 2019 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2019. p. 826.

• SANTIAGO DE ARAUJO, LEANDRO ; DA CRUZ FERREIRA, VICTOR ; FIGUEIROA GOLDSTEIN, BRUNNO ; SOLON NERY, ALEXANDRE ; AUGUSTO JUSTEN MARZULO, LEANDRO ; KUNDU, SANDIP ; MAIA GALVAO FRANCA, FELIPE . Hardware-Accelerated Similarity Search with Multi-Index Hashing. In: 2019 IEEE Intl Conf on Dependable, Autonomic and Secure Computing, Intl Conf on Pervasive Intelligence and Computing, Intl Conf on Cloud and Big Data Computing, Intl Conf on Cyber Science and Technology Congress (DASC/PiCom/CBDCom/CyberSciTech), 2019, Fukuoka. 2019 IEEE Intl Conf on Dependable, Autonomic and Secure Computing, Intl Conf on Pervasive Intelligence and Computing, Intl Conf on Cloud and Big Data Computing, Intl Conf on Cyber Science and Technology Congress (DASC/PiCom/CBDCom/CyberSciTech), 2019. p. 733-740.

• JORGE, CARLOS ANTONIO ; NERY, ALEXANDRE ; MELO, ALBA . Uma implementação do algoritmo LCS em FPGA usando High-Level Synthesis. In: XX Simpósio em Sistemas Computacionais de Alto Desempenho, 2019, Campo Grande. Anais do Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2019. p. 324.

• SAMPAIO, ADRIANNO ; SENA, ALEXANDRE ; NERY, ALEXANDRE . Um Sistema Heterogêneo Embarcado para Aceleração de Interseção Raio-Triângulo. In: XX Simpósio em Sistemas Computacionais de Alto Desempenho, 2019, Campo Grande. Anais do Simpósio em Sistemas Computacionais de Alto Desempenho (WSCAD), 2019. p. 394.

• FERREIRA, VICTOR C. ; Nery, Alexandre S. ; FRANCA, FELIPE M.G. . A Smart Disk for In-Situ Face Recognition. In: 2018 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2018, Vancouver. 2018 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW), 2018. p. 1241-1249.

• Nery, Alexandre S. ; SENA, ALEXANDRE C. . Efficient A* Co-processor for Reconfigurable Gaming Devices. In: 2018 17th Brazilian Symposium on Computer Games and Digital Entertainment (SBGames), 2018, Foz do Iguaçu. 2018 17th Brazilian Symposium on Computer Games and Digital Entertainment (SBGames), 2018. p. 97.

• Nery, Alexandre S. ; SENA, ALEXANDRE C. ; GUEDES, LEANDRO S. . Efficient Pathfinding Co-Processors for FPGAs. In: 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBACPADW), 2017, Campinas. 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBAC-PADW), 2017. p. 97-102.

• ROCHA, MARCOS P. ; FRANCA, FELIPE M.G. ; Nery, Alexandre S. ; GUEDES, LEANDRO S. . Dataflow Programming for Stream Processing. In: 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBACPADW), 2017, Campinas. 2017 International Symposium on Computer Architecture and High Performance Computing Workshops (SBAC-PADW), 2017. p. 103-108.

• SAMPAIO, A. A. ; Nery, A.S. . Implementação e avaliação de co-processadores para Ray-Tracing em FPGA usando HLS. In: International Symposium on Computer Architecture and High Performance Computing Workshops, 2017, Campinas. Anais do WSCAD-WIC 2017, 2017. p. 63-68.

• OLIVEIRA, S. T. ; SANTIAGO, L. ; GOLDSTEIN, B. F. ; FRANCA, F. M. G. ; CASTRO, M. C. S. ; NERY, A. S. ; SENA, A. C. ; COELHO, I. M. ; ALVES, T. A. O. ; MARZULO, L. A. J. ; BENTES, C. B. . DTM@GPU: Explorando redundância de traços em GPU. In: WSCAD 2016 - XVII Simpósio em Sistemas Computacionais de Alto Desempenho, 2016, Aracajú. Anais do WSCAD 2016, 2016.

• ROUBERTE, L. ; SENA, A. C. ; NERY, A. S. ; MARZULO, L. A. J. ; ALVES, T. A. O. ; FRANCA, F. M. G. . DF-DTM: explorando redundância de tarefas em Dataflow. In: WSCAD 2016 - XVII Simpósio em Sistemas Computacionais de Alto Desempenho, 2016, Aracajú. Anais do WSCAD 2016, 2016.

• Nery, Alexandre S. ; NEDJAH, Nadia ; FRANCA, FELIPE M. G. ; Jozwiak, Lech ; Corporaal, Henk . Automatic complex instruction identification for efficient application mapping onto ASIPs. In: 2014 IEEE 5th Latin American Symposium on Circuits and Systems (LASCAS), 2014, Santiago. 2014 IEEE 5th Latin American Symposium on Circuits and Systems, 2014. p. 1.

• Nery, Alexandre S. ; NEDJAH, Nadia ; FRANCA, FELIPE M. G. ; Jozwiak, Lech ; Corporaal, Henk . A framework for automatic custom instruction identification on multi-issue ASIPs. In: 2014 12th IEEE International Conference on Industrial Informatics (INDIN), 2014, Porto Alegre RS. 2014 12th IEEE International Conference on Industrial Informatics (INDIN), 2014. p. 428-433.

• Nery, Alexandre S. ; NEDJAH, Nadia ; FRANCA, FELIPE M.G. ; Jozwiak, Lech . A parallel architecture for ray-tracing with an embedded intersection algorithm. In: 2011 IEEE International Symposium on Circuits and Systems (ISCAS), 2011, Rio de Janeiro. 2011 IEEE International Symposium of Circuits and Systems (ISCAS), 2011. p. 1491-1494.

• Nery, Alexandre S. ; Jozwiak, Lech ; Lindwer, Menno ; Cocco, Mauro ; NEDJAH, Nadia ; FRANCA, FELIPE M.G. . Hardware Reuse in Modern Application-Specific Processors and Accelerators. In: 2011 14th Euromicro Conference on Digital System Design (DSD), 2011, Oulu. 2011 14th Euromicro Conference on Digital System Design, 2011. v. 1. p. 140.

• Nery, Alexandre S. ; NEDJAH, Nadia ; FRANCA, FELIPA M.G. ; Jozwiak, Lech . A Parallel Ray Tracing Architecture Suitable for Application-Specific Hardware and GPGPU Implementations. In: 2011 14th Euromicro Conference on Digital System Design (DSD), 2011, Oulu. 2011 14th Euromicro Conference on Digital System Design, 2011. v. 1. p. 511.

• NERY, A. S. ; NEDJAH, Nadia ; Franca, F.M.G. ; JOZWIAK, L. . Massively Parallel Identification of Intersection Points for GPGPU Ray Tracing. In: International Conference on Algorithms and Architectures for Parallel Processing, 2011, Melbourne. ICA3PP 2011 Workshops. Verlag Berlin Heidelberg: Springer, 2011. v. 2. p. 14-23.

• NERY, A. S. ; Nedjah, N. ; Felipe M. G. França . A Parallel Architecture for Ray-Tracing. In: IEEE Latin-American Symposium on Circuits and Systems - LASCAS'10, 2010, Foz do Iguaçú. Proc. of IEEE Latin-American Symposium on Circuits and Systems. Los Alamitos: IEEE Computer Society, 2010. p. 96-99.

• NERY, A. S. ; NEDJAH, Nadia ; Felipe M. G. França . GridRT: A Massively Parallel Architecture for Ray-Tracing using Uniform Grids. In: 12th Euromicro Conference on Digital System Design/Architectures, Methods and Tools, 2009, Patras. Proc. of DSD 2009. Los Alamitos: IEEE Computer Society Press, 2009. p. 211-216.

• Leandro Marzulo ; Fábio H. Flesch ; NERY, A. S. ; Felipe M. G. França ; Edil S. T. Fernandes . FlowPGA: DataFlow de Aplicações em FPGA. In: Workshop em Sistemas Computacionais de Alto Desempenho, 2008, Campo Grande. IX Simpósio em Sistemas Computacionais. Campo Grande: Editora UFMS, 2008. p. 61-68.

• NERY, A. S. ; BANDEIRA, Lawrence ; LIMA, Fernanda ; OLIVEIRA, Káthia . Qualidade de Software Aplicada à Navegabilidade na Web. In: XII Simpósio Brasileiro de Sistemas Multimídia e Web, 2006, Natal. Workshop de Trabalhos de Iniciação Científica, 2006. v. 2. p. 115-117.

• NERY, A. S. ; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . A Framework for Automatic Custom Instruction Identification on Multi-isse ASIPs. 2014. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . Automatic Complex Instruction Identification for Efficient Application Mapping onto ASIPs. 2014. (Apresentação de Trabalho/Simpósio).

• NERY, A. S. ; NEDJAH, Nadia ; FRANCA, F. M. G. ; JOZWIAK, L. ; CORPORAAL, H. . A Reconfigurable Ray-Tracing Multi-Processor SoC with Hardware Replication-Aware Instruction Set Extension. 2013. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . Interactive Volume Rendering based on Ray-Casting for multi-core architectures. 2012. (Apresentação de Trabalho/Outra).

• NERY, A. S. ; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . Massively Parallel Identification of Intersection Points for GPGPU Ray Tracing. 2011. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; JOZWIAK, L. ; LINDWER, M. ; COCCO.M. ; NEDJAH, Nadia ; França, Felipe M.G. . Hardware Reuse in Modern Application-specific Processors and Accelerators. 2011. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . A Parallel Ray Tracing Architecture Suitable for Application-Specific Hardware and GPGPU Implementations. 2011. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; NEDJAH, Nadia ; França, Felipe M.G. ; JOZWIAK, L. . A Parallel Architecture for Ray-Tracing with an Embedded Intersection Algorithm. 2011. (Apresentação de Trabalho/Simpósio).

• NERY, A. S. ; NEDJAH, Nadia ; França, Felipe M.G. . A Parallel Architecture for Ray-Tracing. 2010. (Apresentação de Trabalho/Simpósio).

• NERY, A. S. ; NEDJAH, Nadia ; Felipe M. G. França . GridRT: A Massively Parallel Architecture for Ray-Tracing using Uniform Grids. 2009. (Apresentação de Trabalho/Conferência ou palestra).

• NERY, A. S. ; BANDEIRA, Lawrence ; LIMA, Fernanda ; OLIVEIRA, Káthia . Qualidade de Software Aplicada à Navegabilidade na Web. 2006. (Apresentação de Trabalho/Simpósio).

Outras produções

Projetos de pesquisa

• 2019 - Atual

  Um Sistema de Computação em Nuvem/Borda/Sítio baseado em Co-Processadores Personalizados em FPGA, Descrição: Sistemas de computação em nuvem são amplamente empregados em diversas instituições e organizações ao redor domundo devido aos benefícios de redução de custos de manutenção, migração de recursos, tolerância a falhas eescalabilidade. Desta forma, os vários recursos físicos de processamento e armazenamento normalmente presentesem ambientes de computação distribuída podem ser melhor aproveitados através de tecnologias de virtualização, quecriam entidades lógicas de tais recursos em nível de software. No entanto, tais sistemas ainda carecem de soluçõesespecializadas para processamento rápido e eficiente de aplicações complexas entre dispositivos heterogêneos, acustos reduzidos de consumo de energia. No âmbito de sistemas de computação em nuvem, por exemplo, estesnormalmente empregam dispositivos co-processadores (ex: Unidades de Processamento Gráfico - GPUs) para darvazão à crescente demanda de tarefas a serem processadas, contribuindo para o aumento do consumo de energia doscentros de processamento de dados e consequentemente o aumento de seus custos de gerenciamento, manutenção eambiental. Aliado a isso, a quantidade cada vez maior de dispositivos IoT (Internet Of Things) presentes em projetosde automação de cidades, Indústria 4.0 e residências requerem alta capacidade de processamento e armazenamentodistribuídos na nuvem, na borda da rede e/ou em sítio, capazes de extrair alguma informação útil da massa de dadosproduzida por tais dispositivos. Portanto, este projeto de pesquisa científica, tecnológica e inovação tem o objetivo dedesenvolver um sistema de computação distribuída baseado em co-processadores personalizados em lógicareconfigurável FPGA (Field-Programmable Gate Arrays) para aplicações distribuídas em arquitetura Nuvem, Borda e/ouSítio. O uso das FPGAs para implementação de sistemas reconfiguráveis e eficientes é cada vez maior. Importantesserviços de computação em nuvem (Amazon, Baidu e Azure) já aderiram a esta arquitetura, que tem se mostradopromissora no desenvolvimento de sistemas complexos com alta demanda de desempenho e reduzido consumo de energia.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Alexandre Solon Nery - Coordenador / MARZULO, LEANDRO A. J. - Integrante / Georges Daniel Amvame Nze - Integrante / Rafael Timóteo de Sousa Jr - Integrante / Ugo Silva Dias - Integrante / Felipe França - Integrante / Luiz Augusto dos Santos Pires - Integrante / Eduardo da Costa Oliveira - Integrante / Moises Silva de Sousa - Integrante., Financiador(es): Fundação de Apoio à Pesquisa do Distrito Federal - Auxílio financeiro.

• 2019 - Atual

  Desenvolvimento de aceleradores personalizados em hardware FPGA para sistemas de computação distribuída, Descrição: Sistemas de computação em nuvem são amplamente empregados em diversas instituições e organizações ao redor do mundo devido aos benefícios de redução de custos de manutenção, migração de recursos, tolerância a falhas e escalabilidade. Desta forma, os vários recursos físicos de processamento e armazenamento normalmente presentes em ambientes de computação distribuída podem ser melhor aproveitados através de tecnologias de virtualização, que criam entidades lógicas de tais recursos em nível de software. No entanto, tais sistemas ainda carecem de soluções especializadas para processamento rápido e eficiente de aplicações complexas entre dispositivos heterogêneos, a custos reduzidos de consumo de energia. No âmbito de sistemas de computação em nuvem, por exemplo, estes normalmente empregam dispositivos co-processadores (ex: Unidades de Processamento Gráfico - GPUs) para dar vazão à crescente demanda de tarefas a serem processadas, contribuindo para o aumento do consumo de energia dos centros de processamento de dados e consequentemente o aumento de seus custos de gerenciamento, manutenção e ambiental. Aliado a isso, a quantidade cada vez maior de dispositivos IoT (Internet Of Things) presentes em projetos de automação de cidades, Indústria 4.0 e residências requerem alta capacidade de processamento e armazenamento distribuídos na nuvem, na borda da rede e/ou em sítio, capazes de extrair alguma informação útil da massa de dados produzida por tais dispositivos. Portanto, este projeto de pesquisa científica, tecnológica e inovação tem o objetivo de desenvolver sistemas de computação distribuída baseados em co-processadores personalizados em lógica reconfigurável FPGA (Field-Programmable Gate Arrays) para aplicações distribuídas em arquitetura Nuvem, Borda e/ou Sítio. O uso das FPGAs para implementação de sistemas reconfiguráveis e eficientes é cada vez maior. Importantes serviços de computação em nuvem (Amazon, Baidu e Azure) já aderiram a esta arquitetura, que tem se mostrado promissora no desenvolvimento de sistemas complexos com alta demanda de desempenho e reduzido consumo de energia.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Alexandre Solon Nery - Coordenador / Leandro Augusto Justen Marzulo - Integrante / Alexandre da Costa Sena - Integrante / Felipe Maia Galvão França - Integrante / Leandro Soares Guedes - Integrante / Claudia Jacy Barenco Abbas - Integrante / Diego Leonel Cadette Dutra - Integrante / Flávio Elias Gomes de Deus - Integrante / Georges Daniel Amvame Nze - Integrante / Rafael Timóteo de Sousa Jr - Integrante / Ugo Silva Dias - Integrante., Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro / Conselho Nacional de Desenvolvimento Científico e Tecnológico - Bolsa.

• 2016 - Atual

  Computação de alto desempenho eficiente usando arquiteturas reconfiguráveis e sistemas embarcados, Descrição: Processadores de propósito específico e aceleradores em hardware tornaram-se substitutos atraentes dos processadores de propósito geral para se extrair desempenho a um custo reduzido de consumo de recursos e energia, visto que eles podem ser projetados para melhor satisfazer os requisitos de diversas aplicações de computação de alto desempenho. Um conjunto de operações que são frequentemente executadas por uma aplicação ou classe de aplicações são fortes candidatos a serem implementados como um acelerador em hardware ou como um conjunto de instruções complexas no caminho de dados de um processador de propósito específico, resultando em uma aceleração substancial do tempo de execução da aplicação em questão. As FPGAs (Field-Programmable Gate Arrays) são uma classe de circuitos integrados projetados para serem (re-)configurados por um projetista de hardware ou por um arquiteto de computadores. Elas possibilitam, por exemplo, a especificação de novos processadores ou aceleradores em hardware, dedicados ao processamento eficiente de uma dada aplicação. As FPGAs modernas possuem lógica programável suficiente para permitir a especificação e implementação de algoritmos complexos em seu hardware. Para tanto, a comunidade científica vem pesquisando formas de facilitar essa exploração de paralelismo em FPGA com arquiteturas guiadas pelo fluxo de dados (?dataflow?), bibliotecas de programação, técnicas de síntese automática de circuitos e mecanismos de extração automática de paralelismo para casos mais específicos, além de buscar novas soluções paralelas para auxiliar pesquisadores das diversas áreas de conhecimento.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Alexandre Solon Nery - Coordenador.

• 2016 - Atual

  Computação de alto desempenho guiada por fluxo de dados usando hardware reconfigurável, Descrição: O modelo Dataflow, onde instruções podem começar a executar assim que seus operandos de entrada estiverem prontos, é uma maneira natural para se obter paralelismo, que recentemente tornou a receber atenção como uma ferramenta para programação paralela na era dos multicores e manycores. Entretanto, a adoção de sistemas heterogêneos, que empregam dispositivos aceleradores como GPGPUs (General Purpose Graphics Processing Units), Intel Xeon Phi e, mais recentemente, FPGAs (Field Programmable Gate Arrays), exigem uma adapatação de ambientes de execução dataflow, incluindo mecanismos de escalonamento de tarefas. Este projeto tem o objetivo de criar e avaliar aceleradores de hardware em FPGA baseados em computação guiada por fluxo de dados. A experiência do proponente em computação de alto desempenho, programação de aceleradores em GPGPUs e desenvolvimento de sistemas paralelos em FPGAs justifica a formalização deste projeto e trás a oportunidade de prosseguir em pesquisas mais avançadas acerca do tema em questão.. , Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Alexandre Solon Nery - Coordenador.

Prêmios