Cristiano Lazzari

Formação complementar

Idiomas

Áreas de atuação

Participação em eventos

Participação em bancas

Produções bibliográficas

• Lazzari, Cristiano ; Wirth, Gilson ; Kastensmidt, Fernanda Lima ; Anghel, Lorena ; Reis, Ricardo Augusto da Luz . Asymmetric transistor sizing targeting radiation-hardened circuits. Electrical Engineering (Berlin. Print) , v. 1, p. 1, 2011.

• Aksoy, Levent ; Lazzari, Cristiano ; Costa, Eduardo ; Flores, Paulo ; Monteiro, José . High-level algorithms for the optimization of gate-level area in digit-serial multiple constant multiplications. Integration (Amsterdam. Print) , v. 1, p. 1, 2011.

• Lazzari, Cristiano ; Fernandes, Jorge ; Flores, Paulo ; Monteiro, José . Low Power Multiple-Value Voltage-Mode Look-Up Table for Quaternary Field Programmable Gate Arrays. Journal of Low Power Electronics (Print) , v. 7, p. 294-301, 2011.

• Amory, Alexandre M. ; Lazzari, Cristiano ; Lubaszewski, Marcelo S. ; Moraes, Fernando G. . A new test scheduling algorithm based on Networks-on-Chip as Test Access Mechanisms. Journal of Parallel and Distributed Computing (Print) , p. 1, 2010.

• da Silva, R.C.G. ; LAZZARI, C. ; Boudinov, H. ; CARRO, L. . CMOS voltage-mode quaternary look-up tables for multi-valued FPGAs. Microelectronics Journal , p. 1, 2009.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . A Case Study on Phase-Locked Loop Automatic Layout Generation and Transient Fault Injection Analysis. Journal of Electronic Testing , v. 26, p. 625-633, 2007.

• LAZZARI, C. ; REIS, R. . A Timing Closure Design Flow Using a Transistor level Automatic Layout Generator. In: Ricardo Reis. (Org.). Advanced Topics on VLSI Design. 1ed.PORTO aLEGRE: ufrgs, 2009, v. 2, p. 157-183.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . A Transistor Placement Technique Using Genetic Algorithm And Analytical Programming. VLSI-SOC: From Systems to Silicon. : , 2007, v. 240, p. 331-344.

• LAZZARI, C. ; DOMINGUES, C. V. ; GUNTZEL, J. ; REIS, R. . A Novel Full Automatic Layout Generation Strategy For Statis CMOS Circuits. In: Manfred Glesner et al. (Org.). VLSI-SOC: Systems to Chips. Nova Yorque, EUA: Springer, 2006, v. , p. 197-212.

• AKSOY, L. ; LAZZARI, C. ; COSTA, E. ; FLORES, P ; MONTEIRO, J. . Optimization of area in digit-serial Multiple Constant Multiplications at gate-level. In: IEEE International Symposium on Circuits and Systems (ISCAS), 2011, Rio de Janeiro. 2011 IEEE International Symposium on Circuits and Systems (ISCAS). New York: IEEE, 2011. p. 2737-2740.

• AKSOY, L. ; LAZZARI, C. ; COSTA, E. ; FLORES, P ; MONTEIRO, J. . Efficient shift-adds design of digit-serial multiple constant multiplications. In: Great lakes symposium on VLSI, 2011, Lauzanne. Proceedings of the 21st edition of the great lakes symposium on Great lakes symposium on VLSI. New York: ACM, 2011. p. 61-66.

• Amory, Alexandre M. ; LAZZARI, C. ; LUBASZEWISKI, M. ; Moraes, Fernando G. . Early Estimation of Wire Length for Dedicated Test Access Mechanisms in Networks-on-Chip based SoCs. In: Symposium on Integrated Circuits and System Design - SBCCI, 2011, 2011, Joao pessoa. Symposium on Integrated Circuits and System Design - SBCCI, 2011. p. 1-6.

• LAZZARI, C. ; FLORES, P ; MONTEIRO, J. ; CARRO, L. . A New Quaternary FPGA Based on a Voltage-mode Multi-valued Circuit. In: Design, Automation & Test in Europa, 2010, Dresden. Proceedings of the Design, Automation & Test in Europa (DATE2010), 2010.

• LAZZARI, C. ; FLORES, P ; MONTEIRO, J. ; CARRO, L. . Voltage-mode Quaternary FPGAs: An Evaluation of the Interconnections. In: 2010 IEEE International Symposium on Circuits and Systems (ISCAS2010), 2010, Paris. IEEE International Symposium on Circuits and Systems. Paris: IEEE France Section, 2010. p. 869-872.

• RITT, M ; LISBOA, C ; CARRO, L. ; LAZZARI, C. . A Cost-Effective Technique for Mapping BLUTs to QLUTs in FPGAs,. In: International Conference on Field Programmable Logic and Applications (FPL2010), 2010, Milan. Proceedings of the International Conference on Field Programmable Logic and Applications, 2010. p. 332-335.

• LAZZARI, C. ; FERNANDES, J ; FLORES, P ; MONTEIRO, J. . An Efficient Low Power Multiple-Value Look-up Table Targeting Quaternary FPGAs. In: International Workshop on Power And Timing Modeling, Optimization and Simulation (PATMOS 10), 2010, Milan. Lecture Notes on Computer Science, 2010. v. 6448. p. 84-93.

• LAZZARI, C. ; FLORES, P ; MONTEIRO, J. . Power and Delay Comparison of Binary and Quaternary Arithmetic Circuits. In: IEEE International Conference on Signals, Circuits and Systems (SCS'09), 2009, Djerba. IEEE International Conference on Signals, Circuits and Systems (SCS'09), 2009.

• LAZZARI, C. ; ZIESEMER JUNIOR, A. ; REIS, R. . An Automated Design Methodology for Layout generation targeting power Leakage Minimization. In: 16th International Conference on Electronics, Circuits and Systems (ICECS 2009), 2009, Hammamet. 16th International Conference on Electronics, Circuits and Systems, 2009. p. 81-84.

• LAZZARI, C. ; ASSIS, T. ; KASTENSMIDT, F. ; WIRTH, G. ; ANGHEL, L. ; REIS, R. . SET-Factor: An Analysis and Design Tool to Reduce SET Sensitivity in Integrated Circuits. In: European Test Symposium (ETS), 2008, Lago Maggiore. Proceedings of European Test Symposium (ETS), 2008.

• LAZZARI, C. ; ASSIS, T. ; KASTENSMIDT, F. ; WIRTH, G. ; ANGHEL, L. ; REIS, R. . Asymmetric and Symmetric Transistor Sizing to Reduce SET Sensitivity in Integrated Circuits. In: 23th South Symposium on Microelectronics, 2008, Bento Golçalves. 23th South Symposium on Microelectronics, 2008. p. 73-76.

• LAZZARI, C. ; ASSIS, T. ; KASTENSMIDT, F. ; WIRTH, G. ; REIS, R. ; ANGHEL, L. . An Analysis and Design Technique to Reduce SET Sensitivity in Combinational Integrated Circuits. In: 16th IFIP/IEEE International Conference on Very Large Scale Integration, 2008, Rhodes. Proceedings of the 2008 IFIP/IEEE International Conference on VLSI, 2008. p. 114-117.

• LAZZARI, C. ; SANTOS, C. L. ; ZIESEMER JUNIOR, A. ; ANGHEL, L. ; REIS, R. . Efficient Timing Closure with a Transistor Level Design Flow. In: IFIP Conference on Very Large Scale Integration System-on-Chip, 2007, Atlanta. IFIP VLSI-SoC 2007, 2007.

• ZIESEMER JUNIOR, A. ; LAZZARI, C. ; REIS, R. . Transistor Level Automatic Layout Generator for non-Complementary CMOS Cells. In: IFIP Conference on Very Large Scale Integration System-on-Chip, 2007, Atlanta. IFIP VLSI-SoC 2007, 2007.

• AMMARI, A. ; ANGHEL, L. ; LEVEUGLE, R. ; LAZZARI, C. ; REIS, R. . SET Fault Injection Methods in Analog Circuits: Case Study. In: 8th IEEE Latin-American Test Workshop, 2007, Cuzco. 8th IEEE Latin-American Test Workshop, 2007.

• LAZZARI, C. ; ASSIS, T. ; KASTENSMIDT, F. ; WIRTH, G. ; ANGHEL, L. ; REIS, R. . Efficient Transistor Sizing for Soft Error Protection in Combinational Logic Circuits. In: International Workshop on Dependable Circuit Design, 2007, Buenos Aires. DECIDE 2007, 2007.

• ZIESEMER JUNIOR, A. ; LAZZARI, C. ; REIS, R. . Automatic Transistor-Level Layout Generator of CMOS Cells. In: XXII SIM, 2007, Porto Alegre. South Symposium on Microelectronics, 2007.

• ZIESEMER JUNIOR, A. ; LAZZARI, C. ; REIS, R. . An educational tool for design automation of CMOS cells. In: MSE, 2007, San Diego. IEEE International Conference on Microelectronic Systems Education, 2007.

• ANGHEL, L. ; LAZZARI, C. ; NICOLAIDIS, M. . Multiple Defects Tolerant Devices for for Unreliable Future Nanotechnologies. In: 7th IEEE Latin-American Test Workshop, 2006, Buenos Aires. 7th IEEE Latin-American Test Workshop, 2006. p. 186-191.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . Phase-Locked Loop Automatic Layout Generation and Transient Fault Injection Analysis: A Case Study. In: 12th IEEE International On-line Testing Symposium, 2006, Como. 12th IEEE International On-line Testing Symposium. Los Alamitos, EUA: IEEE Computer Society. p. 165-170.

• LAZZARI, C. ; SANTOS, C. L. ; REIS, R. . A New Transistor-Level Layout Generation Strategy for Static CMOS Circuits. In: 13th IEEE International Conference on Electronics, Circuits and Systems, 2006, Nice. 13th IEEE International Conference on Electronics, Circuits and Systems, 2006. p. 660-663.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . Soft Error Circuit Hardening Techniques Implementation Using an Automatic Layout Generator. In: 6th IEEE Latin-American Test Workshop, 2005, Salvador. 6th IEEE Latin-American Test Workshop, 2005. p. 175-180.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . On Implementin a Soft Error Hardening Technique By Using An Automatic Layout Generator: Case Study. In: 11th IEEE International On-Line Testing Symposium, 2005, Saint Raphael. 11th IEEE International On-Line Testing Symposium, 2005. p. 29-34.

• LAZZARI, C. ; ANGHEL, L. ; REIS, R. . A Transistor Placement Technique Using Genetic Algorithm and Analytical Programming. In: IFIP WG.5 Conference on Very Large Scale Integration System-on-Chip, 2005, Perth. IFIP VLSI-SoC 2005, 2005. p. 559-564.

• SANTOS, C. L. ; FERRAO, D. ; LAZZARI, C. ; WILKE, G. ; GUNTZEL, J. ; REIS, R. . Effects of using a pin-to-pin delay model on a library-free transistor/gate sizing scheme. In: 48th Midwest Symposium on Circuits and Systems, 2005, Cincinnati, Ohio. 48th Midwest Symposium on Circuits and Systems, 2005. p. 315-318.

• BASTIAN, F. B. ; LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . A New Transistor Folding Algorithm Applied to an Automatic Full-Custom Layout Generation Tool. In: PATMOS, 2004, Santorini. Integrated Circuit and System Design, Power and Timing Modeling, Optimization and Simulation; 14th International Workshop, PATMOS 2004, Santorini, Greece, September 15-17, 2004, Proceedings, 2004. v. 3254. p. 732-741.

• LAZZARI, C. . Automatic Full-Custom Layout Generation of Static CMOS Circuits Targeting Delay and Power Reduction. In: IFIP World Computer Congress, 2004, Toulouse. IFIP WCC Student Forum, 2004.

• BASTIAN, F. B. ; LAZZARI, C. ; SANTOS, C. L. ; WILKE, G. ; GUNTZEL, J. ; REIS, R. . A New Parametrizable Folding Algorithm Applied to an Automatic Layout Generation Tool. In: 19th South Symposium on Microelectronics, 2004, São Miguel das Missões.. 19th South Symposium on Microelectronics, 2004. p. 71-74.

• LAZZARI, C. ; DOMINGUES, C. V. ; GUNTZEL, J. ; REIS, R. . A New Macro-cell Generation Strategy for three metal layer CMOS Technologies. In: IFIP VLSI-Soc, 2003, Darmstadt. IFIP International Conference on Very Large Scale Integration, 2003. p. 193-197.

• SANTOS, C. L. ; WILKE, G. ; LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . A Transistor Sizing Method Applied to an Automatic Layout Generation Tool.. In: 16th International Symposium on Integrated Circuits and Systms Design, SBCCI, 2003, Sao Paulo. IEEE Computer Society, 2003. v. 1. p. 303-307.

• LAZZARI, C. ; PANATO, A. ; NEUBERGER, G. ; LIMA, F. ; REIS, R. . Designing a Fault Tolerant AES Rijndael Soft IP Core. In: 4th Latin-American Test Workshop, 2003, Natal. 4th Latin-American Test Workshop - LATW, 2003. v. 4. p. 136-141.

• LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . Timing-driven Automatic Layout Generation of Digital CMOS Circuits.. In: 18th South Symposium on Microelectronics, 2003, Novo Hamburgo. SIM2003, 2003. p. 81-84.

• DOMINGUES, C. V. ; LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . A CAD tool for IC layout in SOI technology. In: 18th South Symposium on Microelectronics, 2003, Novo Hamburgo. SIm2003, 2003. p. 89-92.

• SANTOS, C. L. ; WILKE, G. ; LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . A Transistor Sizing Method Applied to an Automatic Layout Generator.. In: 18th South Symposium on Microelectronics, 2003, Novo Hamburgo. SIM2003, 2003. p. 85-88.

• HENTSCHKE, R. ; LAZZARI, C. ; GUNTZEL, J. ; REIS, R. . Lemon Dragon Physical Synthesis. In: 17th South Symposium on Microelectronics, 2002, Canela. SIM2002, 2003. p. 119-122.

• LAZZARI, C. ; PANATO, A. ; NEUBERGER, G. ; LIMA, F. ; REIS, R. . Testing and Protecting a Rijndael VHDL Description to Single Event Upsets. In: SIM, 2002, Gramado. SIM2002, 2003.

• LAZZARI, C. ; COTA, E. ; CARRO, L. ; SUZIM, A. ; LUBASZEWISKI, M. . Geração Automática de wrappers Compatíveis com o Padrão P15000. In: IBERCHIP, 2002, Guadalajara. IBERCHIP 2002, 2002.

• LAZZARI, C. ; GIRARDI, A. ; CORTES, F. P. ; HENTSCHKE, R. ; UBIRATAN, R. ; MENEZES, C. ; BRITO, J. P. M. ; REIS, R. . UM HARDWARE IP PARA CRIPTOGRAFIA NO PADRÃO AES-RIJNDAEL. In: IBERCHIP, 2002, Guadalajara. IBERCHIP 2002, 2002.

• LAZZARI, C. ; ADÁRIO, A. M. S. . VisualScalar: A Graphical Interface to the SimpleScalar Tool Simulators. In: Sim2001, 2001, Santa Maria. SIM2001, 2001.

• FAVERO, M. J. ; LAZZARI, C. ; ADÁRIO, A. M. S. . Adaptação e aprimoramento do Ambiente VisualScalar para Simulação de Arquiteturas. In: Escola Regional de Alto Desempenho, 2004, Pelotas. Anais da 4 Escola Regional de Alto Desempenho, 2004. p. 261-264.

• BASTIAN, F. B. ; LAZZARI, C. ; REIS, R. . Parrot Tool Set - Um Ambiente Grafico para a Sintese de Circuitos Integrados. In: XV Salao de Iniciacao Cientifica, 2003, Porto Alegre. XV Salao de Iniciacao Cientifica, 2003.

• LAZZARI, C. ; ADÁRIO, A. M. S. . VisualScalar: Uma Interface Gráfica para a Ferramenta de Simulação SimpleScalar. In: V Seminário de Integração da Pesquisa e Pós Graduação da Uri, 2001. V Seminário de Integração da Pesquisa e Pós Graduação da Uri, 2001.

• LAZZARI, C. ; ADÁRIO, A. M. S. . VisualScalar: Uma Interface Gráfica para a Ferramenta de Simulação SimpleScalar. In: VI Seminário de Iniciação Científica da Uri, 2000, Frederico Westphalen. VI Seminário de Iniciação Científica da Uri, 2000.

Outras produções

Projetos de pesquisa

• 2005 - 2007

  SISTOL - Sistemas Computacionais Tolerantes a Flutuações no Comportamento de seus Componentes, Descrição: A metodologia de projeto tradicional tem sua base em modelos elétricos ou comportamentais precisos para os componentes integrados, e esforços são realizados para incrementar a precisão destes modelos. No entanto, em tecnologias estado da arte, a precisão do modelo não é mais tão importante quanto a variabilidade nos parametros deste. Nestas tecnologias, a variabilidade nos parâmetros pode ser ordens de grandeza maior do que a precisão do modelo. É assim necessária uma nova metodologia de projeto de circuitos mistos (analógicos e digitais) para assegurar confiabilidade no seu funcionamento. Este trabalho propõe unir a modelagem das flutuações e seus efeitos, simulação, técnicas de tolerância à falhas e síntese automatizada em uma metodologia de projeto de circuitos mistos tolerantes a flutuações.. , Situação: Concluído; Natureza: Pesquisa. , Alunos envolvidos: Graduação: (3) / Especialização: (0) / Mestrado acadêmico: (1) / Mestrado profissional: (0) / Doutorado: (3) . , Integrantes: Cristiano Lazzari - Integrante / Ricardo Reis - Coordenador / Gustavo Wilke - Integrante / Fernanda Kastensmidt - Integrante / Rodrigo Possamai Bastos - Integrante / Sergio Bampi - Integrante / Aquilies Macedo Dias - Integrante / Conrado Pilotto Acker - Integrante.

• 2003 - 2006

  ANIMALS - An Integration of Methods for Automatic Layout Synthesis, Descrição: Este projeto tem 3 objetivos principais: (i) otimizar e caracterizar novos algoritmos e métodos de síntese física, a saber, de particionamento, posicionamento, roteamento e geração de células, estendendo o estado da arte com resultados inéditos; (ii) continuar o desenvolvimento e integração de ferramentas que empregam esses algoritmos formando um sistema completo de síntese física desenvolvido no Brasil e disponibilizá-lo para a comunidade local e internacional; (iii) dar continuidade à formação de recursos humanos especializados na criação e uso de ferramentas de automação de projeto eletrônico (EDA), que permitam à sociedade brasileira participar do processo de concepção de circuitos integrados preferencialmente nas atividades de maior impacto e valor intelectual.. , Situação: Concluído; Natureza: Pesquisa. , Integrantes: Cristiano Lazzari - Integrante / Ricardo Reis - Coordenador / Marcelo Johann - Integrante.

• 2000 - 2007

  Sistemas Computacionais Dedicados Integrados, Situação: Em andamento; Natureza: Pesquisa. , Integrantes: Cristiano Lazzari - Integrante / Ricardo Reis - Coordenador.

Prêmios