Lucas Machado

Engenheiro de Computação formado na Universidade Federal do Rio Grande do Sul (UFRGS), concluído em 2010. Estágio de 14 meses na empresa Datacom na área de lógica programável (VHDL). Depois, fiz o curso de Projetista de Circuitos Integrados Digitais do Ministério de Ciência e Tecnologia, dentro do Programa CI Brasil, no Centro de Treinamento 1, em Porto Alegre. Em 2011 ingressei no Mestrado em Microeletrônica na UFRGS e trabalhei no grupo de pesquisa LogiCS, dentro do projeto Synaptic até 2013, desenvolvendo ferramentas e metodologias para design de circuitos integrados digitais, levando em consideração fabricabilidade. Trabalhei por 2 anos e meio na empresa CEITEC S.A. como projetista de circuitos integrados digitais, trabalhando no desenvolvimento de smartcards na área de lógica (Verilog), software embarcado (C), prototipagem em FPGA, teste de protótipos e teste de produção. Em 2019, me tornei doutor em computação na Universitat Politècnica da Catalunya, na área de síntese lógica de circuitos integrados digitais, com o professor Jordi Cortadella, onde fui bolsista de doutorado pleno do CNPq.

Informações coletadas do Lattes em 27/05/2024

Acadêmico

Formação acadêmica

Doutorado em Computação

2015 - 2019

Universitat Politecnica de Catalunya
Título: Logic Decomposition and Adaptive Clocking for the Optimization of Digital Circuits
Orientador: Jordi Cortadella Fortuny
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Mestrado em Microeletrônica

2011 - 2013

Universidade Federal do Rio Grande do Sul
Título: KL-cut based remapping
, Ano de Obtenção: 2013.André Inácio Reis.Coorientador: Renato Perez Ribas. Bolsista do(a): Coordenação de Aperfeiçoamento de Pessoal de Nível Superior, CAPES, Brasil. Palavras-chave: Mapeamento Tecnológico; Síntese Lógica.Grande área: EngenhariasGrande Área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Síntese Lógica. Setores de atividade: Pesquisa e desenvolvimento científico.

Especialização em Curso de Formação de Projetistas de CIs Digitais

2010 - 2011

Centro de Treinamento 1 - NSCAD
Título: Relatório de desempenho de atividades
Orientador: Eric Fabris
Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Graduação em Engenharia de Computação

2006 - 2010

Universidade Federal do Rio Grande do Sul
Título: Estudo de lógica adiabática para reaproveitamento de energia elétrica
Orientador: Renato Perez Ribas
com Bolsista do(a): Conselho Nacional de Desenvolvimento Científico e Tecnológico, CNPq, Brasil.

Ensino Médio (2º grau)

2003 - 2005

Colégio Madre Bárbara

Formação complementar

2014 - 2014

Brightsight - Common Criteria. (Carga horária: 32h). , Centro Nacional de Tecnologia Eletrônica Avançada, CEITEC, Brasil.

2014 - 2014

Smartware system. (Carga horária: 40h). , Centro Nacional de Tecnologia Eletrônica Avançada, CEITEC, Brasil.

2014 - 2014

Brightsight - Smart cards security vulnerabilities and countermeasures. (Carga horária: 32h). , Centro Nacional de Tecnologia Eletrônica Avançada, CEITEC, Brasil.

2013 - 2013

8051 Microcontroller software development. (Carga horária: 40h). , Centro Nacional de Tecnologia Eletrônica Avançada, CEITEC, Brasil.

2012 - 2012

Topics on IC Design Flow. (Carga horária: 30h). , Universidade Federal do Rio Grande do Sul, UFRGS, Brasil.

2011 - 2011

Capacitação em Gerenciamento de Projetos. (Carga horária: 40h). , PMTech, PMTECH, Brasil.

Idiomas

Inglês

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Espanhol

Compreende Bem, Fala Razoavelmente, Lê Bem, Escreve Razoavelmente.

Português

Compreende Bem, Fala Bem, Lê Bem, Escreve Bem.

Catalão

Compreende Razoavelmente, Fala Pouco, Lê Razoavelmente, Escreve Pouco.

Áreas de atuação

Grande área: Ciências Exatas e da Terra / Área: Ciência da Computação / Subárea: Sistemas de Computação/Especialidade: Circuitos Digitais.

Grande área: Outros / Área: Microeletrônica.

Grande área: Engenharias / Área: Engenharia Elétrica / Subárea: Telecomunicações/Especialidade: Sistemas de Telecomunicações.

Participação em eventos

International Workshop on Logic & Synthesis (IWLS).Support-Reducing Functional Decomposition for FPGA Technology Mapping. 2018. (Seminário).

ACM Great Lakes Symposium on VLSI (GLSVLSI). Boolean Decomposition for AIG optimization. 2017. (Congresso).

ACM SIGPLAN Conference on Programming Language Design and Implementation (PLDI). 2017. (Congresso).

Design, Automation And Test in Europe (DATE). 2017. (Congresso).

EPFL Workshop on Logic Synthesis and Emerging Technologies. 2017. (Seminário).

IEEE Computer Society Annual Symposium on VLSI (ISVLSI). Voltage Noise Analysis with Ring Oscillator Clocks. 2017. (Congresso).

International Conference on Business Process Management (BPM). 2017. (Congresso).

International Workshop on Resiliency in Embedded Electronic Systems (REES).Increasing the Robustness of Digital Circuits with Ring Oscillator Clocks. 2017. (Seminário).

EPFL Workshop on Logic Synthesis & Verification. 2015. (Seminário).

11o Seminário de Gerenciamento de Projetos. 2014. (Seminário).

2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI). Iterative Remapping Respecting Timing Constraints. 2013. (Congresso).

International Workshop on Logic & Synthesis (IWLS).K-cuts and KL-cuts on Netlist Representations for Local Remapping. 2012. (Seminário).

XXVII Simpósio Sul de Microeletrônica (SIM).Introducing K-cuts and KL-cuts in Circuit Re-Mapping. 2012. (Simpósio).

Feira de Iniciação Científica.Síntese de voz para produção de livros falados e inclusão social para deficientes visuais. 2007. (Seminário).

Produções bibliográficas

MACHADO, L. ; ROCA, A. ; CORTADELLA, JORDI . Robustness to Voltage Noise With Ring Oscillator Clocks. IEEE Transactions on Nanotechnology , v. 18, p. 374-384, 2019.
MACHADO, LUCAS ; CORTADELLA, JORDI . Support-Reducing Functional Decomposition for FPGA Technology Mapping. In: International Workshop on Logic & Synthesis, 2018, San Francisco. Proceedings of the 27th International Workshop on Logic & Synthesis, 2018.
MACHADO, LUCAS ; ROCA, A. ; CORTADELLA, JORDI . Voltage Noise Analysis with Ring Oscillator Clocks.. In: IEEE Computer Society Annual Symposium on VLSI, 2017, Bochum. 2017 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2017.
MACHADO, LUCAS ; CORTADELLA, JORDI . Boolean Decomposition for AIG Optimization. In: the, 2017, Banff. Proceedings of the on Great Lakes Symposium on VLSI 2017 - GLSVLSI '17. New York: ACM Press, 2017. p. 143.
MACHADO, LUCAS ; MARTINS, MAYLER G. A. ; CALLEGARO, VINICIUS ; RIBAS, RENATO P. ; REIS, ANDRE I. . Iterative remapping respecting timing constraints. In: 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2013, Natal. 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2013. p. 236.
MACHADO, LUCAS ; DAL BEM, VINICIUS ; MOLL, FRANCESC ; GOMEZ, SERGIO ; RIBAS, RENATO P. ; REIS, ANDRE I. . Logic synthesis for manufacturability considering regularity and lithography printability. In: 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2013, Natal. 2013 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2013. p. 230.
MACHADO, L. ; MARTINS, M. ; CALLEGARO, V. ; RIBAS, R. P. ; REIS, A. I. . KL-cut based digital circuit remapping. In: 2012 NORCHIP, 2012, Cpenhagen. NORCHIP 2012, 2012. p. 1.
MACHADO, LUCAS ; ROCA, A. ; CORTADELLA, JORDI . Increasing the Robustness of Digital Circuits with Ring Oscillator Clocks. In: 2nd International Workshop on Resiliency in Embedded Electronic Systems, 2017, Lausanne. 2017 International Workshop on Resiliency in Embedded Electronic Systems (REES), 2017.
MACHADO, LUCAS ; MARTINELLO, Osvaldo ; RIBAS, RENATO P. ; REIS, ANDRE I. . Introducing K-cuts and KL-cuts in Circuit Re-Mapping. In: XXVII Simpósio Sul de Microeletrônica, 2012, São Miguel das Missões. XXVII Simpósio Sul de Microeletrônica, 2012.
MACHADO, LUCAS ; MARTINELLO, Osvaldo ; RIBAS, RENATO P. ; REIS, ANDRE I. . K-cuts and KL-cuts on Netlist Representations for Local Remapping. In: 21st International Workshop on Logic & Synthesis, 2012, Berkeley. 21st International Workshop on Logic & Synthesis, 2012.
MACHADO, LUCAS ; CORTADELLA, JORDI . Support-Reducing Decomposition for FPGA Mapping. IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS , 2018.
MACHADO, LUCAS ; ROCA, A. ; CORTADELLA, JORDI . Increasing the Robustness of Digital Circuits with Ring Oscillator Clocks. 2017. (Apresentação de Trabalho/Seminário).
MACHADO, LUCAS ; CORTADELLA, JORDI . Boolean Decomposition for AIG optimization.. 2017. (Apresentação de Trabalho/Congresso).
MACHADO, LUCAS ; CALLEGARO, VINICIUS ; MARTINS, MAYLER G. A. ; RIBAS, RENATO P. ; REIS, ANDRE I. . Iterative Remapping Respecting Timing Constraints. 2013. (Apresentação de Trabalho/Simpósio).
MACHADO, L. ; MARTINELLO, Osvaldo ; RIBAS, Renato ; REIS, André . K-cuts and KL-cuts on Netlist Representations for Local Remapping. 2012. (Apresentação de Trabalho/Seminário).
MACHADO, L. ; MARTINELLO, Osvaldo ; RIBAS, Renato ; REIS, André . Introducing K-cuts and KL-cuts in Circuit Re-Mapping. 2012. (Apresentação de Trabalho/Simpósio).

Outras produções

MACHADO, L. . Síntese de Voz para produção de livros falados e inclusão social de deficientes visuais. 2007. Vídeo.

Prêmios

2011

Líder destaque do Escritório no Primeiro Trimestre de 2011, AIESEC em Porto Alegre.

2007

Menção Honrosa - Melhor vídeo didático da Feira de IC, Propesq - UFRGS.

Histórico profissional

Experiência profissional

2013 - 2015

Centro Nacional de Tecnologia Eletrônica Avançada

Vínculo: Celetista, Enquadramento Funcional: Especialista Tecnologia Eletrônica Avançada, Carga horária: 40

Outras informações:
- Prototipação de circuitos integrados em FPGA (Xilinx). Uso de Synopsys Synplify Pro e ferramentas da Xilinx. - Desenvolvimento e aplicação de testes para testar a fabricação de protótipos de circuitos integrados. - Síntese lógica, análise estática temporal e checagem de equivalência lógica de circuitos digitais com ferramentas da Cadence. - Participação em tape-out de três protótipos. - Experiência com simulação de circuitos integrados com ferramentas da Cadence. - Desenvolvimento de scripts em Python. - Desenvolvimento de blocos RTL para segurança de teste e aplicação de smartcards. - Análise de projeto e qualidade de geradores de números aleatórios. - Análise de segurança em projetos de smartcards. - Desenvolvimento de aplicações de smartcards. - Desenvolvimento de software embarcado, drivers e API em linguagem C. - Desenvolvimento de teste de produção usando National Instruments LabView.

2010 - 2011

AIESEC Porto Alegre

Vínculo: Colaborador, Enquadramento Funcional: Líder e membro do comitê local Porto Alegre, Carga horária: 12

Outras informações:
- Membro e líder de gestão da informação. - Coordenação do time de gestão da informação com 5 pessoas com diferentes experiências. - Membro do comitê de operação de processo de seleção, desenvolvendo metodologias de seleção. - Interação com pessoas de todo o mundo.

Atividades

05/2011 - 09/2011
Serviços técnicos especializados , Gestão da Informação.,Serviço realizado, Definição do processo de seleção.
10/2010 - 04/2011
Serviços técnicos especializados , Processo Seletivo.,Serviço realizado, Coordenação do time de gestão da informação.

2009 - 2010

Teracom Telemática

Vínculo: Estágio, Enquadramento Funcional: Desenvolvedor de lógica programável, Carga horária: 30

Outras informações:
- Desenvolvimento de placas de interface SDH usando VHDL com FPGAs da Xilinx e EPLDs da Altera. - Desenvolvimento de lógica e teste de fábrica para placa de interface HC4STM16. - Interação com equipe de hardware e sistemas embarcados - Experiência com ferramentas de Place and Route da Xilinx e da Altera. - Experiência com simulação usando Modelsim.

Atividades

06/2009 - 07/2010
Estágios , Datacom Telemática.,Estágio realizado, Desenvolvimento de lógica programável.

2019 - Atual

Valle EDA Consultoria em Tecnologia LTDA

Vínculo: Autônomo, Enquadramento Funcional: Diretor, Carga horária: 40, Regime: Dedicação exclusiva.

Outras informações:
Serviço de consultoria em tecnologia para empresas de EDA.